[发明专利]一种超低静态功耗的降压型DC-DC转换器

权利要求书

1.一种超低静态功耗的降压型DC-DC转换器，其特征在于，包括控制芯片(10)，所述控制芯片(10)包括带隙基准电压电流二合一电路(101)、深度休眠模式检测电路(102)、主比较器(103)、运算放大器(104)、自适应导通时间产生电路(105)、过零检测电路(106)、控制逻辑电路(107)、自适应死区时间控制及驱动电路(108)、第一反馈电阻(R_FB1)、第二反馈电阻(R_FB2)、第一补偿电阻(R_C)、第一补偿电容(C_C)、第一电流采样电阻(R_S)、第一电流采样电容(C_S)、高侧功率PMOS管(MP0)，以及低侧功率NMOS管(MN0)，其中，

所述第一反馈电阻(R_FB1)和所述第二反馈电阻(R_FB2)串联在芯片输出端引脚(V_OUT)与芯片接地端引脚(GND)之间；

所述第一电流采样电阻(R_S)和所述第一电流采样电容(C_S)串联在芯片开关节点引脚(V_SW)与芯片输出端引脚(V_OUT)之间；

所述运算放大器(104)的正向输入端连接所述带隙基准电压电流二合一电路(101)的基准电压输出端(V_REF)，其负向输入端连接在所述第一反馈电阻(R_FB1)与所述第二反馈电阻(R_FB2)之间；

所述主比较器(103)的负向输入端连接所述运算放大器(104)的输出端(V_E)，其正向输入端连接在所述第一电流采样电阻(R_S)与所述第一电流采样电容(C_S)之间，其输出端(V_C)连接至所述控制逻辑电路(107)；

所述第一补偿电阻(R_C)和所述第一补偿电容(C_C)串联在所述运算放大器(104)的输出端(V_E)与芯片地端引脚(GND)之间；

所述自适应导通时间产生电路(105)的输出端(V_TRIG)和所述过零检测电路(106)的输出端(Z_C)均连接所述控制逻辑电路(107)，所述深度休眠模式检测电路(102)的输出端(DSM)连接到所述主比较器(103)，所述控制逻辑电路(107)的输出端连接所述自适应死区时间控制及驱动电路(108)；

所述自适应死区时间控制及驱动电路(108)的第一输出端连接所述高侧功率PMOS管(MP0)的栅极，第二输出端连接所述低侧功率NMOS管(MN0)的栅极；

所述高侧功率PMOS管(MP0)和所述低侧功率NMOS管(MN0)串联在芯片输入端引脚(V_IN)与芯片地端引脚(GND)之间，所述高侧功率PMOS管(MP0)和所述低侧功率NMOS管(MN0)之间的连接节点连接至芯片开关节点引脚(V_SW)。