[发明专利]基于FPGA的车载系统数据传输方法及同步高速串行总线结构

权利要求书

1.一种基于FPGA的车载系统数据传输方法，其特征在于,包括：

数据发送步骤：根据一发送使能信号对发送数据进行拆分获得拆分数据，对所述拆分数据进行校验获得第一CRC校验值，并对所述拆分数据进行并串转换获得串行数据；

数据接收步骤：根据一数据时钟使能信号接收所述串行数据并对所述串行数据进行串并转换获得并行数据，对所述并行数据进行校验获得第二CRC校验值；

比较更新步骤：比较所述第一CRC校验值和所述第二CRC校验值，若一致，则根据所述并行数据更新用户端数据；若不一致，则丢弃所述并行数据并产生一复位信号进行复位；

其中，所述数据发送步骤包括：

发送端数据缓存步骤：在所述发送使能信号为高电平时将所述发送数据拆分获得所述拆分数据，然后将所述拆分数据依次存放在发送端双口RAM的存放端口的地址中；

发送端CRC校验步骤：在每个所述拆分数据存放的同时，将其输入到CRC校验函数，获得所述第一CRC校验值，将所述第一CRC校验值通过所述发送端双口RAM的所述存放端口写入；

并串转换步骤：在将所述第一CRC校验值写入的同时，触发并串转换使能信号，开始并串转换，基于所述发送端双口RAM的转换端口获取所述串行数据，同时产生一数据时钟使能信号；

串行数据发送步骤：发送所述串行数据；

所述数据接收步骤包括：

接收端数据缓存步骤：根据所述数据时钟使能信号判断是否缓存所述串行数据，若所述数据时钟使能信号为高电平时则开始执行接收端双口RAM的转换端口的地址自加操作，将所述串行数据通过所述接收端双口RAM的所述转换端口依次缓存；

串并转换步骤：将所述串行数据最后缓存到所述接收端双口RAM的同时，启动串并转换，通过所述接收端双口RAM的存放端口获取所述并行数据；

接收端CRC校验步骤：在所述存放端口读出所述并行数据的同时，将其输入到所述CRC校验函数，获得所述第二CRC校验值，其中，所述发送端双口RAM与所述接收端双口RAM的存放端口与转换端口的数据宽度和存储深度可根据需求配置；

比较所述第一CRC校验值和所述第二CRC校验值，若不一致，产生一所属复位信号，不仅复位数据接收端的相关程序模块，也复位数据发送端的相关程序模块，等待用户下一次的所述发送使能信号，重新启动新一次的数据发送和数据接收，满足点对点同步串行总线打断重连功能、故障恢复功能要求。

2.如权利要求1所述的基于FPGA的车载系统数据传输方法，其特征在于，所述发送端双口RAM和所述接收端双口RAM的配置一致。

3.一种基于FPGA的车载系统同步高速串行总线结构,其特征在于，应用上述权利要求1-2任一项所述的车载系统数据传输方法，所述车载系统同步高速串行总线结构包括：

数据发送单元，根据一发送使能信号对发送数据进行拆分获得拆分数据，对所述拆分数据进行校验获得第一CRC校验值，并对所述拆分数据进行并串转换获得串行数据；

数据接收单元，根据一数据时钟使能信号接收所述串行数据并对所述串行数据进行串并转换获得并行数据，对所述并行数据进行校验获得第二CRC校验值；

比较更新单元，比较所述第一CRC校验值和所述第二CRC校验值，若一致，则根据所述并行数据更新用户端数据；若不一致，则丢弃所述并行数据并产生一复位信号进行复位。

4.如权利要求3所述的基于FPGA的车载系统同步高速串行总线结构，其特征在于，所述数据发送单元包括：

发送端数据缓存模块，根据所述发送使能信号将所述发送数据拆分获得所述拆分数据，然后将所述拆分数据依次存放在发送端双口RAM的存放端口的地址中；

发送端CRC校验模块，在每个所述拆分数据存放的同时，将其输入到CRC校验函数，获得所述第一CRC校验值，将所述第一CRC校验值通过所述发送端双口RAM的所述存放端口写入；

并串转换模块，在将所述第一CRC校验值写入的同时，触发并串转换使能信号，开始并串转换，基于所述发送端双口RAM的转换端口获取所述串行数据，同时产生一数据时钟使能信号；

串行数据发送模块，发送所述串行数据。