[发明专利]一种封装基板的设计方法、封装基板和芯片

说明书

本申请提供了一种封装基板的设计方法、封装基板和芯片，所述封装基板包括积层buildup layer和核心层core layer，所述core layer包括多个信号孔；所述方法，包括：在所述core layer中的两个信号孔的对角线上增加地线核心孔vss core via，用于为所述两个信号孔传递的信号提供返回路径。采用上述方法，处于对角线上的两个信号孔传递的信号就可以通过地线核心孔返回到地端，从而减少了两个信号孔之间信号的耦合，进而也就减少了串扰。

技术领域

本申请涉及集成电路技术领域，尤其涉及一种封装基板的设计方法、封装基板和芯片。

背景技术

随着新应用的诞生，人工智能、计算机视觉和自动驾驶以及高性能计算的迅猛发展，数据的传输速率也越来越高，并行总线的双倍速率(Double Data Rate，DDR)已经发展到16Gbps，而串行总线的串并收发器Serdes也登上了112Gbps的舞台。

由于数据传输速率越来越高，信号的上升沿越来越快，信号的质量问题也越来越明显，反射、振铃、串扰、码间干扰、电源噪声和轨道塌陷等问题都会引起信号传输出现误码，甚至无法收到数据等现象。大部分数字系统所应用的信号接口都由大量的信号线通过重新分布层(RDL)、封装、接插件、连接器以及PCB等方式进行传输，其中串扰将极大地影响系统的性能。当串扰为-20dB时，有10％的噪声耦合到信号线；当串扰为-40dB时，有1％的噪声耦合到信号线；当串扰为-60dB时，有1‰的噪声耦合到信号线。对于56G Serdes的设计，规范要求信号线上的总串扰量不能超过3mV，对于1000mV的输入信号，耦合到信号线上的串扰不能超过3‰，即-50dB，因此串扰优化是封装设计的重点之一。

现有技术中一般会通过增加信号线之间的间距、减少线宽、减少介质厚度、增加VSS屏蔽、改变IP的凸点排布(bump map)或改变封装管脚排布图(ball map)来减少串扰。然而现有技术的提供的串扰方法，一般会受限于封装设计的物理尺寸、材料、走线等等，例如现有技术在改变ball map时，是采用全包地ball pattern来减少串扰，但是全包地ballpattern会使基板的封装尺寸增加进而导致成本增加。

因此，如何能减少封装设计中的串扰且不增加成本是值得考虑的技术问题之一。

发明内容

有鉴于此，本申请提供一种封装基板的设计方法、封装基板和芯片，用以减少封装设计中的串扰且不增加成本。

具体地，本申请是通过如下技术方案实现的：

根据本申请的第一方面，提供一种封装基板的设计方法，用于对封装基板进行设计，所述封装基板包括积层buildup layer和核心层core layer，所述core layer包括多个信号孔；所述方法，包括：

在所述core layer中的两个信号孔的对角线上增加地线核心孔vss core via，用于为所述两个信号孔传递的信号提供返回路径。

根据本申请的第二方面，提供一种封装基板，包括：

积层buildup layer和核心层core layer；

其中，所述core layer中的两个信号孔的对角线上具有地线核心孔vss corevia，所述vss core via用于为所述两个信号孔传递的信号提供返回路径。

根据本申请的第三方面，提供一种芯片，该芯片为采用本申请第一方面所提供的方法封装得到的。

根据本申请的第四方面，提供一种电子设备，包括处理器和机器可读存储介质，机器可读存储介质存储有能够被处理器执行的计算机程序，处理器被计算机程序促使执行本申请实施例第一方面所提供的方法。