[发明专利]浮栅型分栅闪存器件结构及其制作工艺

权利要求书

1.一种浮栅型分栅闪存器件结构，其特征在于，所述浮栅型分栅闪存器件结构包括：衬底层，和生长在所述衬底层上的栅极结构；位于所述栅极结构两侧的衬底层中形成有源漏区；

所述栅极结构包括相间隔的第一分栅结构和第二分栅结构；

所述第一分栅结构和所述第二分栅结构均包括由下至上依次层叠的浮栅结构和控制栅结构；

所述第一分栅结构和第二分栅结构之间间隔有选择栅结构；

所述控制栅结构包括P型掺杂控制栅多晶硅层，其中，所述P型掺杂控制栅多晶硅层的杂质注入剂量为5e14cm^-2～5e15cm^-2。

2.如权利要求1所述的浮栅型分栅闪存器件结构，其特征在于，所述选择栅结构包括N型掺杂选择栅多晶硅层。

3.如权利要求2所述的浮栅型分栅闪存器件结构，其特征在于，与所述选择栅结构接触的衬底层位置处形成第一注入区；所述第一注入区从所述衬底层上表面向下延伸，用于调整选择管器件的阈值电压。

4.如权利要求1所述的浮栅型分栅闪存器件结构，其特征在于，所述P型掺杂控制栅多晶硅层的杂质注入能量为2KeV～20KeV。

5.如权利要求1所述的浮栅型分栅闪存器件结构，其特征在于，所述栅极结构生长在闪存元胞区，所述闪存元胞区位置处的衬底层中形成有第二注入区；所述第二注入区从所述衬底层上表面向下延伸，用于调整浮栅存储晶体管的阈值电压，防止所述浮栅存储晶体管穿通。

6.一种浮栅型分栅闪存器件结构的制作工艺，其特征在于，所述制作工艺包括以下步骤：

提供上表面依次沉积有浮栅结构和控制栅结构的衬底层；所述控制栅结构包括控制栅本征多晶硅层；

通过掩模层定义出闪存元胞区；

进行P型杂质离子注入，使得所述P型杂质离子进入所述闪存元胞区位置处的控制栅本征硅层中，形成P型掺杂控制栅多晶硅层；

在所述P型掺杂控制栅多晶硅层上，贴靠所述掩模层的两侧缘分别形成两个第一侧墙；

刻蚀去除所述闪存元胞区位置处，未覆盖有所述第一侧墙的控制栅结构，使得层浮栅结构外露；

在外露的所述浮栅结构上，贴靠两个所述第一侧墙的侧缘分别形成两个第二侧墙；

刻蚀去除所述闪存元胞区位置处，未覆盖有所述第一侧墙和所述第二侧墙的浮栅结构，使得衬底层外露；

制作选择栅结构，使得所述选择栅结构，与外露的所述衬底层接触，且将位于不同两侧缘的第一侧墙和第二侧墙间隔；

在所述闪存元胞区的两侧制作形成源漏区；

其中，所述进行P型杂质离子注入，使得所述P型杂质离子进入所述在所述闪存元胞区位置处的控制栅多晶硅层中的步骤中，进行P型杂质离子注入的注入剂量为：5e14cm^-2～5e15cm^-2。

7.如权利要求6所述的浮栅型分栅闪存器件结构的制作工艺，其特征在于，所述进行P型杂质离子注入，使得所述P型杂质离子进入所述在所述闪存元胞区位置处的控制栅多晶硅层中的步骤中，进行P型杂质离子注入的注入能量为：2KeV～20KeV。