[发明专利]执行命令总线训练的装置和方法

权利要求书

1.一种被配置为执行命令总线训练CBT操作的动态随机存取存储器DRAM装置，所述DRAM装置包括：

时钟端子，被配置为接收时钟信号；

数据时钟端子，被配置为接收数据时钟信号；

第一数据端子，被配置为接收第一数据信号；

多个命令/地址端子，被配置为在CBT操作期间接收命令总线训练CBT图案，CBT图案包括多个命令/地址信号；

多个第二数据端子，被配置为接收第二数据信号，所述多个第二数据端子在CBT操作期间与所述多个命令/地址信号一一对应；和

命令总线训练CBT控制逻辑，被配置为：

在数据时钟信号的上升沿和下降沿之一确定第一数据信号的逻辑电平，并且当确定第一数据信号的第一逻辑电平时进入命令总线训练CBT模式；

在时钟信号的上升沿和下降沿之一确定CBT图案的逻辑电平，并且通过所述多个第二数据端子输出确定的CBT图案；并且

当确定第一数据信号的第二逻辑电平时退出CBT模式，

其中，所述多个第二数据端子与第一数据端子彼此不同，从而第二数据信号在CBT操作期间不包括第一数据信号。

2.根据权利要求1所述的DRAM装置，其中，所述CBT控制逻辑包括：比较器，用于通过将CBT图案的每个信号与参考电压进行比较来确定CBT图案的逻辑电平。

3.根据权利要求2所述的DRAM装置，其中，所述CBT控制逻辑还被配置为：用存储在第一模式寄存器中的第一参考电压设置代码来设置参考电压的电平。

4.根据权利要求3所述的DRAM装置，其中，所述CBT控制逻辑还被配置为：通过所述多个第二数据端子接收第二参考电压设置代码，并且在CBT模式期间根据第二参考电压设置代码改变参考电压的电平。

5.根据权利要求4所述的DRAM装置，其中，所述CBT控制逻辑还被配置为：接收数据掩码反转DMI信号，其中，第二参考电压设置代码在DMI信号的上升沿被确定。

6.根据权利要求1所述的DRAM装置，还包括：命令/地址片上终结CA_ODT控制电路，用于在接收CBT图案的同时，向所述多个命令/地址信号中的每个提供估计的阻抗匹配，所述多个命令/地址信号的估计的阻抗从存储在第二模式寄存器中的终结电阻值被选择。

7.根据权利要求6所述的DRAM装置，其中，所述CA_ODT控制电路被配置为：就在进入CBT模式之后和在接收CBT图案之前，执行频率设定点操作。

8.根据权利要求7所述的DRAM装置，其中，频率设定点操作基于所述DRAM装置的操作频率。

9.根据权利要求1所述的DRAM装置，还包括：数据时钟片上终结WCK_ODT控制电路，用于在确定第一数据信号的逻辑电平的同时基于估计的阻抗向数据时钟信号提供终结。

10.根据权利要求1所述的DRAM装置，还包括：数据信号片上终结DQ_ODT控制电路，在CBT模式期间被关闭，然而在正常写入操作期间，DQ_ODT控制电路向第一数据信号和第二数据信号提供对应的终结。