[发明专利]半导体结构及其制备方法

说明书

本发明涉及一种半导体结构的制备方法，包括：提供衬底；于衬底的上表面形成位线阵列，位线阵列包括若干条间隔排布的位线，且位线之间通过支撑图形相连接，支撑图形沿位线排布的方向贯穿位线阵列；于位线的侧壁形成位线侧墙，位线侧墙包括由内至外依次叠置的第一侧墙介质层、牺牲层及第二侧墙介质层，位线侧墙与位线构成位线结构；去除部分支撑图形以暴露牺牲层；去除牺牲层，以于第一侧墙介质层及第二侧墙介质层之间形成空气间隙。本发明提供的半导体结构的制备方法，通过在导电材料间形成空气间隙(Air Gap)，空气间隙的形成能够进一步减少介电常数，从而减少位线结构之间的寄生电容，提高半导体器件性能。

技术领域

本申请涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

随着半导体技术的发展，半导体器件正朝向高速度、高集成密度、低功耗的方向发展。

根据摩尔定律，半导体器件结构尺寸愈发微缩，尤其是在线宽低于1x的半导体器件制造过程中。随着半导体器件的集成度越来越高，限制半导体器件的速度的主要因素已不再是晶体管延迟，而是与导电材料(例如金属)互连相关联的电阻-电容(Rc)延迟。具体的，针对动态随机存储器(Dynamic Random Access Memory，DRAM)而言，其通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元，以及所述存储器还具有多条位线，每一位线分别与相应的存储单元电性连接，并且所述存储器还包括存储电容器，所述存储电容器用于存储代表存储信息的电荷，以及所述存储单元可通过一接触插塞电性连接所述存储电容器，从而实现各个存储单元的存储功能。如上所述，随着半导体尺寸的不断缩减，半导体元件的排布密集度的增加，此时相应的会使得例如相邻的位线之间、相邻的接触插塞之间等会存在较大的寄生效应，进而影响器件的性能。因此，如何降低因导电材料互连而产生的寄生电容成为了制约半导体器件发展的关键因素之一。

发明内容

基于此，有必要针对上述现有技术中的技术问题提供一种能够降低因导电材料互连而产生的寄生电容的半导体结构及其制备方法。

为了实现上述目的，一方面，本发明提供了一种半导体结构的制备方法，其特征在于，包括如下步骤：

提供衬底；

于所述衬底的上表面形成位线阵列，所述位线阵列包括若干条间隔排布的位线，且所述位线之间通过支撑图形相连接，所述支撑图形沿所述位线排布的方向贯穿所述位线阵列；

于所述位线的侧壁形成位线侧墙，所述位线侧墙包括由内至外依次叠置的第一侧墙介质层、牺牲层及第二侧墙介质层，所述位线侧墙与所述位线构成位线结构；

去除部分所述支撑图形以暴露所述牺牲层；

去除所述牺牲层，以于所述第一侧墙介质层及所述第二侧墙介质层之间形成空气间隙。

在其中一个实施例中，所述于所述衬底的上表面形成位线阵列，包括：

于所述衬底的上表面形成由下至上依次叠置的第一导电材料层、第二导电材料层及第一介质材料层；

于所述第一介质材料层的上表面形成支撑图形，所述支撑图形沿第一方向延伸；

于所述第一介质材料层的上表面形成第二介质材料层；

刻蚀所述第二介质材料层、所述第一介质材料层、所述第二导电材料层及所述第一导电材料层，以形成位线阵列，所述位线沿第二方向延伸，所述第二方向与所述第一方向相交；所述支撑图形贯穿所述位线阵列。

在其中一个实施例中，于所述位线的侧壁形成位线侧墙的之后，还包括：

于相邻的所述位线结构之间形成填充介质层，所述填充介质层的上表面与所述位线结构的上表面齐平；

所述去除部分所述支撑图形以暴露所述牺牲层，包括：