[发明专利]一种用于PSK调制的成形滤波器设计方法

说明书

本发明公开了一种用于PSK调制的成形滤波器设计方法，包括以下步骤：S1：利用数字处理模块和射频功放模块产生L波段对应频点的DPSK基带信号，并对其进行差分编码；S2：将差分编码以后的DPSK信号输入频谱分析仪，得到频谱图像；S3：根据频谱图像分析第一旁瓣相对主峰的功率衰减；S4：利用matlab进行带阻滤波器的约束设计；S5：导出带阻滤波器设计参数的coe文件；S6：将coe文件导入FPGA内部，完成成形滤波器设计。本发明将传统的成形滤波器换为带阻滤波器，既能解决以往滤波器为了提高频谱带宽，以致旁瓣信号容易保留下来而对信号接收造成影响的问题，又能通过此滤波器滤除信号频谱中第一旁瓣的信号，留下主瓣信号频谱和其他对接收干扰很小的信号。

技术领域

本发明涉及通信工程领域，尤其涉及一种用于PSK调制的成形滤波器设计方法。

背景技术

调制系统中，无论ASK还是PSK调制，原始信号基本为方直的脉冲信号，但由于基带信号未经成形本身相当于一个冲击，频域是无限展宽的。矩形脉冲上升和下降是突变的，这样往往会导致低频分量和高频分量都比较大，占用的频谱带宽也比较宽，如果送入有限的信道中传输，就会出现以下问题：1.占用较大的有限的频谱资源，较多的旁瓣分量会对通信环境的其它频点收发造成干扰；2.后续电路进行功率放大时会造成较为严重的无用功率损耗；3.在多频点应用的情况下，较大的旁瓣会对接收造成影响。这会在实际工程运用中造成干扰，具体表现为偏离一定频点的信号也可以被接收和解码。

在申请号为CN201710156012.7的发明专利申请文件中提出了一种成形滤波器及其成形方法，并提出了一种用于解决现有的成形滤波器运算速度低的问题，但不能解决在PSK调制过程中利用带阻滤波器缓解成形滤波造成的基带信号时域波形上升下降时间不符合工程要求的问题。在实际工程应用中，按照常规的调制设计，成形滤波后时域的PSK脉冲信号的上升和下降不再突变，而是变得比较圆滑。但在实际工程中，较多项目对脉冲信号的上升沿下降沿是有严格时间要求的，利用传统的低通成形滤波器完成滤波，虽然可以很好的满足减小带宽的要求并有上文所述优点，但是难以满足数据沿的要求。

发明内容

基于此，本发明的目的是为了提供一种用于PSK调制的成形滤波器设计方法，用以解决在PSK调制过程中利用带阻滤波器缓解成形滤波造成的基带信号时域波形上升下降时间不符合工程要求的问题。

为实现上述目的，本发明提出一种用于PSK调制的成形滤波器设计方法，所述成形滤波器设计方法包括以下步骤：

S1：利用数字处理模块和射频功放模块产生L波段对应频点的DPSK基带信号，并对其进行差分编码；

S2：将差分编码以后的DPSK信号输入频谱分析仪，得到频谱图像；

S3：根据频谱图像分析第一旁瓣相对主峰的功率衰减；

S4：利用matlab进行带阻滤波器的约束设计；

S5：导出带阻滤波器设计参数的coe文件；

S6：将coe文件导入FPGA内部，完成成形滤波器设计。

优选的，所述S3还包括：

S31：分析第一旁瓣相对主峰的功率衰减，得出旁瓣衰减w1；

S32：得出第一旁瓣相对主峰的频点差f1。

优选的，所述S4还包括：

S41：设置项目的采样率Fs；

S42：设置带阻滤波器的左边过渡Fpass1和Fstop1，使得Fpass1Fstop1f1；

S43：设置带阻滤波器的右过渡带Fpass2和Fstop2，使得Fpass2Fstop2f1；

S44：在Astop设置带阻部分的抑制大小。

优选的，所述S6还包括：

S61：在FPGA内部利用滤波器模块导入coe文件的滤波器设计参数。

优选的，所述成形滤波器为带阻滤波器。