[发明专利]多核处理器测试装置、系统、方法及片上系统

说明书

本申请涉及一种多核处理器测试装置、系统、方法、片上系统及图像形成装置，片上系统包括多个内核、选择电路、传输线及寄存器；每个内核包括测试接口，至少两个内核的测试接口通过选择电路与传输线电连接，传输线还与寄存器及测试模块连接；测试模块用于从信号接收端接收第一配置信号并将第一配置信号发送至传输线；寄存器用于生成第二配置信号并将第二配置信号发送至传输线；选择电路用于从传输线接收第一配置信号和第二配置信号，并根据第一配置信号和第二配置信号从多个内核中选通至少一个目标内核的测试接口，以使得测试模块对目标内核进行测试。

技术领域

本申请涉及集成电路测试技术领域，具体地讲，涉及一种多核处理器测试装置、系统、方法、片上系统以及包括片上系统的图像形成装置。

背景技术

随着人们对处理器性能的不断追求，单内核的处理器芯片已经无法满足日益增长的性能需求，而多核处理器芯片已经在各个领域中得到广泛应用。但出于对芯片设计及应用角度的考虑，多核的SoC(System on Chip，系统级芯片)除了拥有多个内核及其更高的性能之外，同时也具有更多的引脚，而每个引脚的引出与芯片PKG面积及基板PCB叠层都有着较大关系，也就是说，引脚过多会造成成本的增加。因此，为了节约成本，必须在有限或者更小的面积内减少多核SoC的引脚排布。

在利用多核SoC进行产品的开发和测试阶段，每个内核都需要连接JTAG引脚进行调试检测，但在产品开发完成后，JTAG引脚就会被闲置。JTAG接口模式包括5线模式和2线模式，假设一个四核的处理器芯片，每个内核都是5线的JTAG模式，那么在产品开发完成后，就会有4*5＝20个JTAG引脚被闲置，这意味着需要更大的芯片面积和PCB基板面积，也就意味着非必要成本的增加。除此之外，在利用JTAG引脚进行调试或者测试的过程中，可能出现多核SoC中当前测试内核死机的情况，且在多核SoC的内核死机后，无法进行JTAG引脚切换。

发明内容

鉴于此，本申请提出一种能够解决上述一个或多个问题的多核处理器测试装置、系统、方法、片上系统以及包括片上系统的图像形成装置，所述多核处理器测试装置、系统、方法及片上系统能够减小内核占用的芯片面积和PCB基板面积且解决内核出现死机情况时造成无法继续进行测试的问题。

本申请提供一种片上系统，包括多个内核、选择电路、传输线及寄存器；每个所述内核包括测试接口，至少两个所述内核的测试接口通过所述选择电路与所述传输线电连接，所述传输线还与所述寄存器及测试模块连接；

所述测试模块用于从信号接收端接收第一配置信号并将所述第一配置信号发送至所述传输线；

所述寄存器用于生成第二配置信号并将所述第二配置信号发送至所述传输线；

所述选择电路用于从所述传输线接收所述第一配置信号和所述第二配置信号，并根据所述第一配置信号和所述第二配置信号从多个所述内核中选通至少一个目标内核的测试接口，以使得所述测试模块对所述目标内核进行测试。

在一种实施方式中，所述测试模块还用于判断所述目标内核是否处于死机状态，当所述目标内核处于死机状态时，所述测试模块用于从信号接收端接收第三配置信号并将所述第三配置信号发送至所述传输线；

所述选择电路用于从所述传输线接收所述第二配置信号和所述第三配置信号，并根据所述第二配置信号和所述第三配置信号切换选通的目标内核；

或者，当所述目标内核处于死机状态时，所述寄存器用于生成第四配置信号并将所述第四配置信号发送至所述传输线；

所述选择电路用于从所述传输线接收所述第一配置信号和所述第四配置信号，并根据所述第一配置信号和所述第四配置信号切换选通的目标内核。