[发明专利]一种延迟锁相环

权利要求书

1.一种延迟锁相环，其特征在于，包括：粗锁模块和精锁模块；其中，

所述粗锁模块包括追踪单元和边沿合并单元，其中，所述追踪单元用于接收第一输入时钟和第二输入时钟，基于环振计数原理根据所述第一输入时钟产生第一脉冲信号和第二脉冲信号，基于环振计数原理根据所述第二输入时钟产生第三脉冲信号和第四脉冲信号；所述第二输入时钟为所述第一输入时钟的反相时钟；所述第一脉冲信号为所述第一输入时钟的上升沿延迟第一延迟时间得到的，所述第二脉冲信号为所述第一输入时钟的上升沿延迟第二延迟时间得到的，所述第三脉冲信号为所述第二输入时钟的上升沿延迟第一延迟时间得到的，所述第四脉冲信号为所述第二输入时钟的上升沿延迟第二延迟时间得到的，所述第一延迟时间等于所述第二延迟时间的二倍；

所述边沿合并单元，用于将所述第一时钟信号和所述第三时钟信号合并为第一锁频时钟，将所述第二时钟信号和所述第四时钟信号合并为第二锁频时钟；

所述精锁模块，用于根据所述第一锁频时钟和所述第二锁频时钟产生至少一个输出时钟进行输出。

2.根据权利要求1所述的延迟锁相环，其特征在于，所述粗锁模块还用于根据所述第一输入时钟的频率，确定置位信号并向所述精锁模块输出，当所述第一输入时钟的频率小于或等于预设频率阈值时，所述置位信号为低电平，当所述第一输入时钟的频率大于所述预设频率阈值时，所述置位信号为高电平；

所述精锁模块还用于在当所述置位信号为高电平时，根据所述第一输入时钟产生至少一个输出时钟进行输出，当所述置位信号为低电平时，根据所述第一锁频时钟和所述第二锁频时钟产生至少一个输出时钟进行输出。

3.根据权利要求1所述的延迟锁相环，其特征在于，所述追踪单元包括：

两个追踪电路，两个所述追踪电路分别用于基于环振计数原理根据所述第一输入时钟产生第一脉冲信号和第二脉冲信号和基于环振计数原理根据所述第二输入时钟产生第三脉冲信号和第四脉冲信号。

4.根据权利要求3所述的延迟锁相环，其特征在于，所述追踪电路包括：环振计数电路和选择比较电路；其中，

所述环振计数电路，用于根据输入的时钟信号产生振荡时钟信号，并记录所述振荡时钟信号的振荡周期数，产生第一计数结果和第二计数结果，所述第一计数结果为所述输入的时钟信号的第一个周期内的振荡时钟信号的振荡周期数，所述第二计数结果为所述输入的时钟信号的其他每个周期内的振荡时钟信号的振荡周期数，所述第二计数结果在等于所述第一计数结果后的下一个振荡时钟信号的上升沿清零；

所述选择比较电路，用于根据所述第一计数结果和所述第二计数结果，输出第一类脉冲和第二类脉冲，所述第一类脉冲为所述振荡时钟信号上最靠近输入时钟边沿位置的振荡脉冲，所述第二类脉冲为所述振荡时钟信号上接近输入时钟中央位置的振荡脉冲；

所述输入的时钟信号包括第一输入时钟或第二输入时钟，所述第一类脉冲包括第一脉冲信号或第三脉冲信号，所述第二类脉冲包括第二脉冲信号或第四脉冲信号。

5.根据权利要求4所述的延迟锁相环，其特征在于，所述第一计数结果等于所述输入的时钟信号的第一个周期内的所有振荡周期的数目减1。