[发明专利]连接结构及其形成方法

说明书

本公开涉及连接结构及其形成方法。一种连接结构，包括：第一电介质层，其设置在衬底和导电特征之上；掺杂电介质层，其设置在第一电介质层之上；第一金属部分，其设置在第一电介质层中并与导电特征接触；以及掺杂金属部分，其设置在第一金属部分之上。第一金属部分和掺杂金属部分包括相同的贵金属材料。掺杂电介质层和掺杂金属部分包括相同的掺杂剂。

技术领域

本公开涉及连接结构及其形成方法。

背景技术

半导体集成电路(IC)工业经历了快速增长。IC材料和设计方面的技术进步已使后续世代的IC不断进步。每一代都比上一代具有更小且更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性。

在IC演变过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，能够使用制造工艺产生的最小组件(或线))减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。

然而，随着特征尺寸的持续减小，制造工艺继续变得更加难以执行。因此，存在形成具有越来越小的尺寸的可靠半导体器件的挑战。

发明内容

根据本公开的一个方面，提供了一种连接结构，包括：第一电介质层，设置在导电特征之上；掺杂电介质层，设置在所述第一电介质层之上；以及金属特征，设置在所述第一电介质层和所述掺杂电介质层中，其中，所述掺杂电介质层向所述金属特征施加压缩应力，其中，所述金属特征与所述导电特征、所述掺杂电介质层和所述第一电介质层接触，其中，所述金属特征的顶表面和所述掺杂电介质层的顶表面对准，其中，所述第一电介质层包括第一电介质材料，并且所述掺杂电介质层的至少一部分包括与所述第一电介质材料不同的第二电介质材料。

根据本公开的另一方面，提供了一种连接结构，包括：第一电介质层，设置在导电特征之上；掺杂电介质层，设置在所述第一电介质层之上；金属部分，设置在所述第一电介质层和所述掺杂电介质层中；以及掺杂金属部分，设置在所述金属部分之上，其中，所述掺杂电介质层向所述掺杂金属部分施加压缩应力，所述掺杂金属部分的顶表面与所述掺杂电介质层的顶表面对准，所述掺杂金属部分的底表面高于所述掺杂电介质层的底表面，所述第一电介质层包括第一电介质材料，并且所述掺杂电介质层的至少一部分包括与所述第一电介质材料不同的第二电介质材料。

根据本公开的又一方面，提供了一种用于形成半导体器件的方法，所述方法包括：在导电特征之上形成电介质结构，其中，所述电介质结构包括暴露所述导电特征的一部分的开口；用金属层填充所述开口；在所述金属层中形成掺杂金属部分，并且在所述电介质结构中形成掺杂电介质层，其中，所述掺杂电介质层包括针对所述掺杂金属部分的压缩应力层，所述掺杂金属部分的顶表面与所述金属层的顶表面分离，其中，所述掺杂电介质层的顶表面与所述电介质结构的顶表面分离；以及去除所述金属层的至少一部分和所述电介质结构的至少一部分以形成连接结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本公开的各个方面。应当注意，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。

图1是半导体结构的局部截面图。

图2是根据本公开的各个方面的用于形成连接结构的方法的流程图。

图3A至图3F是示出根据本公开的一个或多个实施例的各方面的用于形成连接结构的方法中的各个阶段的示意图。

图4是示出根据本公开的一个或多个实施例的各方面的连接结构的示意图。

图5是示出根据本公开的一个或多个实施例的各方面的连接结构的示意图。

图6A至图6D是示出根据本公开的一个或多个实施例的各方面的用于形成连接结构的方法中的各个阶段的示意图。

图7是示出根据本公开的一个或多个实施例的各方面的连接结构的示意图。