[发明专利]数据传输电路、方法及存储装置

说明书

本申请涉及一种数据传输电路、方法及存储装置，比较模块用于将数据总线上的总线数据和全局数据线上的全局数据进行比较，输出总线数据与全局数据不相同的位数是否超过预设阈值的比较结果；第一数据转换模块用于在比较结果超过预设阈值的情况下，将总线数据取反后提供给数据总线缓冲模块，并在比较结果未超过预设阈值的情况下，将总线数据提供给数据总线缓冲模块，数据总线缓冲模块用于根据比较结果生成数据极性标识信号，并将总线数据或所述总线数据取反后的数据传输至全局数据线；写电路模块用于根据数据极性标识信号将全局数据线上的全局数据或取反后传输至本地数据线。本申请有效地减少写入数据经由数据总线写入存储单元阵列过程中的耗电量。

技术领域

本申请涉及半导体存储技术领域，特别是涉及一种数据传输电路、方法及存储装置。

背景技术

随着半导体技术的快速发展，市场对半导体存储装置的存储能力及省电性能的要求越来越高，这对半导体存储装置中用于控制读写的控制电路的外围电路区、存储阵列区的省电性能都提出了更高的要求。

然而，由于存储单元阵列中存储单元的密度及数量的增加，导致在向半导体存储装置中写入数据的过程中，写入数据经由数据总线写入存储单元阵列过程中的耗电量增加的同时，数据传输速率降低。

如果能够在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少写入数据经由数据总线写入存储单元阵列过程中的耗电量，将为半导体存储装置进一步提高存储能力及降低能耗增加可能性。

发明内容

基于此，有必要针对上述背景技术中的技术问题，提供一种数据传输电路、方法及存储装置，有效地减少写入数据经由数据总线写入存储单元阵列过程中的耗电量。

为实现上述目的及其他目的，本申请的一方面提供了一种数据传输电路，包括比较模块、第一数据转换模块、数据总线缓冲模块及写电路模块，比较模块用于接收数据总线上的总线数据和全局数据线上的全局数据，并将所述总线数据和所述全局数据进行比较，以输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽；第一数据转换模块与所述数据总线、所述比较模块、所述全局数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将所述总线数据取反后输出，并在所述比较结果未超过所述预设阈值的情况下，将所述总线数据输出；数据总线缓冲模块与所述第一数据转换模块、所述比较模块及所述全局数据线均电连接，用于根据所述比较结果生成数据极性标识信号，以及还用于将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线；写电路模块与所述全局数据线、本地数据线及互补本地数据线均电连接，用于根据所述数据极性标识信号将全局数据线上的全局数据或取反后传输至本地数据线，其中，所述本地数据线和所述互补本地数据线传输相位相反的信号。

于上述实施例中的数据传输电路中，通过设置比较模块接收数据总线上的总线数据和全局数据线上的全局数据，并将所述总线数据和所述全局数据进行比较，以输出所述总线数据与所述全局数据不相同的位数是否超过预设阈值的比较结果，其中，所述总线数据与所述全局数据具有相同的预设位宽，使得第一数据转换模块在所述比较结果超过预设阈值的情况下，将所述总线数据取反后输出，并在所述比较结果未超过所述预设阈值的情况下，将所述总线数据输出；通过设置数据总线缓冲模块根据所述比较结果生成数据极性标识信号，并将所述总线数据或所述总线数据取反后的数据传输至所述全局数据线，使得写电路模块能够根据所述数据极性标识信号将全局数据线上的全局数据或取反后传输至本地数据线，其中，本地数据线和互补本地数据线传输相位相反的信号，实现在确保数据传输准确度的前提下减少数据经由数据总线、全局数据线、本地数据线，或数据经由数据总线、全局数据线及互补本地数据线传输过程中翻转的次数，以有效地减少数据经由数据总线、全局数据线及本地数据线，或数据经由数据总线、全局数据线及互补本地数据线传输过程中的耗电量。从而在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少半导体存储装置的能耗。