[发明专利]时钟校准电路和可编程逻辑芯片

说明书

本申请提供了一种时钟校准电路和可编程逻辑芯片，涉及集成电路技术领域，改善多个电路单元间信号延时的问题。该电路包括：第一延时电路包括第一延时单元和第一控制电路，第一延时单元在第一控制电路的控制下向鉴相器输入第一输出时钟。第二延时电路包括第二延时单元和第二控制电路，第二延时单元在第二控制电路的控制下向鉴相器输入第二输出时钟。鉴相器计算第一输出时钟和第二输出时钟的相位之差得到比较结果，比较结果大于或等于相位阈值时，将比较结果反馈至第一延时电路和/或第二延时电路，第一控制电路根据比较结果向鉴相器输入新的第一输出时钟和/或第二控制电路根据比较结果向鉴相器输入新的第二输出时钟，直至新的比较结果小于相位阈值。

技术领域

本申请涉及集成电路技术领域，尤其涉及一种时钟校准电路和可编程逻辑芯片。

背景技术

可编程逻辑芯片包含多个电路单元，电路单元可在与其对应的时钟信号到来时工作。

对于多个同步工作的电路单元来说，其时钟信号应同时达到。然而，因工艺、温度、电压、时钟信号的传输路径等原因，导致本应同步工作的多个电路单元之间存在一定延迟。

发明内容

本申请实施例提供了一种时钟校准电路和可编程逻辑芯片，以改善上述问题。

第一方面，提供一种时钟校准电路，时钟校准电路包括：第一延时电路，第一延时电路包括至少一个第一延时单元和与所述至少一个第一延时单元对应的第一控制电路，至少一个第一延时单元在所述第一控制电路的控制下向鉴相器输入第一输出时钟。第二延时电路，第二延时电路包括至少一个第二延时单元和与所述至少一个第二延时单元对应的第二控制电路，至少一个第二延时单元在所述第二控制电路的控制下向所述鉴相器输入第二输出时钟。鉴相器，计算第一输出时钟和所述第二输出时钟的相位之差得到比较结果，在比较结果大于或等于相位阈值时，将比较结果反馈至第一延时电路和/或第二延时电路，所述第一控制电路根据比较结果控制至少一个第一延时单元调节第一输出时钟，以向鉴相器输入新的第一输出时钟，和/或，所述第二控制电路根据比较结果控制至少一个第二延时单元调节所述第二输出时钟，以向鉴相器输入新的第二输出时钟，直至新的第一输出时钟与新的第二输出时钟的相位之差小于相位阈值。

第二方面，提供一种可编程逻辑芯片，包括多个电路单元以及第一方面所述的时钟校准电路，电路单元包括时钟输出端；每两个电路单元与一个时钟校准电路对应，时钟校准电路的第一延时电路的输入端和与其对应的一个电路单元的时钟输出端电连接、第二延时电路的输入端和与其对应的另一个电路单元的时钟输出端电连接。

本申请实施例提供的时钟校准电路和可编程逻辑芯片中，时钟校准电路的第一延时电路以及第二延时电路可以分别与两个电路单元中时钟电路的时钟输出端电连接，用以接收与其电连接的时钟电路的时钟信号，并对接收到的时钟信号进行调节，调节后分别将第一输出时钟和第二输出时钟发送至鉴相器，经鉴相器比较得到比较结果后，若比较结果仍然大于或等于相位阈值，则可以向第一延时电路和/或第二延时电路反馈比较结果，以使得第一延时电路和/或第二延时电路继续调节时钟信号的延时时间，直至新的第一输出时钟与新的第二输出时钟的相位之差小于所述相位阈值，从而改善多个电路单元间信号延时的问题。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的时钟校准电路的电路连接关系图；

图2a为本申请实施例提供的时钟校准电路的电路连接关系图；

图2b为本申请实施例提供的时钟校准电路的电路连接关系图；

图3为本申请实施例提供的可编程逻辑芯片的电路连接关系图；