[发明专利]一种多核处理器及其控制方法

说明书

本发明提供一种多核处理器及其控制方法，结构简单，设计合理，访问内存时不会冲突，不需要礼让也无需裁决，彼此能够保持高速高性能。所述的一种多核处理器，包括，一组成对设置的处理器核A和处理器核B；共享内存，用于分别连接成对设置的处理器核A和处理器核B；时钟生成电路，配置为产生时钟信号；所述时钟信号输入处理器核A，并作为处理器核A工作时序，控制与共享内存的交互；逆变器，连接时钟生成电路输出端，配置为将所述时钟信号反相以产生反相时钟信号；所述反相时钟信号输入处理器核B，并作为处理器核B工作时序，控制与共享内存的交互。

技术领域

本发明涉及多核处理器架构，具体为一种多核处理器及其控制方法。

背景技术

目前的电子系统中大量使用多核处理器架构；例如4G/5G蜂窝通信设备，其中每个处理单元(即：每个处理器内核)，用于实时控制某些硬件加速模块，例如4G/5G通讯设备中的信道编解码加速专用硬件模块。用于这些电子系统中的处理单元(计算机内核)通常面临很高的性能要求。首先，通常需要高速主频。其次，必须强于逻辑推导，因而需要避免深流水线造成的性能延迟。最后，通常也是最为关键和最具挑战的是，对于来自所控制的硬件加速模块所提出的中断申请必须及时响应。

传统多核处理器的常用架构是：使用同一块共享内存，每个处理器核都看到该同内存中一致的内容。这带来的问题是数据操作(读取、写回)速度严重变慢，因为大家共享彼此需要礼让和必要的裁决机制，经常路口堵车。如图1所示，多核处理器通过内存共享而实现多核之间数据即时共享，其在进行共享主内存读取时的礼让裁决机制将严重制约系统性能。

传统多核处理器的另一种常用架构如图2所示，基于数据缓存的多核数据即时共享；每个处理器核使用自己的数据缓存，每个核可高速读取及写回自己的数据缓存，同时这个数据缓存系统保证每个数据缓存中的内容和共享主存中始终同步一致。但是，当中断发生时，如果数据缓存失配，为确保数据缓存中数据内容与主存中一致，通常会显著影响中断反应速度，延长中断响应时间——这对处理器的实时性能来说是非常致命的影响。虽然，最简单且直截了当的加速方法是增加CPU主频，这通常可通过增加处理器的流水深度来实现。但是，处理器流水深度增大的话会导致中断来了响应又会变慢(因为需要清理更深跟复杂的处理器流水线)，同时影响正常工作时候的逻辑处理能力(更深的流水线导致更长的数据间依赖的延时)——这些都与提高系统性能的需求背道而驰。

发明内容

针对现有技术中存在的问题，本发明提供一种多核处理器及其控制方法，结构简单，设计合理，访问内存时不会冲突，不需要礼让也无需裁决，彼此能够保持高速高性能。

本发明是通过以下技术方案来实现：

一种多核处理器，包括，

一组成对设置的处理器核A和处理器核B；

共享内存，用于分别连接成对设置的处理器核A和处理器核B；

时钟生成电路，配置为产生时钟信号；所述时钟信号输入处理器核A，并作为处理器核A工作时序，控制与共享内存的交互；

逆变器，连接时钟生成电路输出端，配置为将所述时钟信号反相以产生反相时钟信号；所述反相时钟信号输入处理器核B，并作为处理器核B工作时序，控制与共享内存的交互。

优选的，所述处理器核A工作在时钟信号的上升沿，所述处理器核B工作在反相时钟信号的上升沿。

优选的，还包括，多组成对设置的处理器核A和处理器核B，每组成对设置的处理器核A和处理器核B分别连接一个共享内存。

进一步，多组成对设置的处理器核中，共用一个处理器核A或处理器核B。

优选的，所述的处理器核A通过处理器核A总线连接到对应的共享内存，与其成对设置的处理器核B通过处理器核B总线连接到同一共享内存。