[发明专利]一种适用于查表应用的低延时DDR控制方法及装置

说明书

本发明公开了一种适用于查表应用的低延时DDR控制方法及装置，DDR设备的缓存空间中包括多个BANK，则低延时DDR控制方法具体包括：当接收到用户的写请求时，根据所述DDR设备的空间特性将请求数据复制多份，并根据请求地址将复制得到的多份备份数据分别写入所述DDR设备的多个BANK内部；当接收到用户的读请求时，根据所述DDR设备的当前运行状态和所述请求地址，通过动态择优调度方式从所述多个BANK中选出一个低延时的BANK，并从该BANK中读取备份数据。该方案利用DDR控制调度特性，采用空间换延时的策略实现低延时读操作，可快速完成查表操作，由此解决芯片中低延时查表的特殊应用场景需求。

技术领域

本发明属于芯片设计数据通信技术领域，更具体地，涉及一种适用于查表应用的低延时DDR控制方法及装置。

背景技术

DDR SDRAM(Double-Data-Rate Synchronous Dynamic Random Access Memory，即双倍速率同步动态随机存储器)属于SDRAM家族的存储器产品，提供了相较普通的SDRAM更高的运行性能与更低的电压。普通的SDRAM在一个时钟周期内只传输一次数据，是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。DDR内存可以在与SDRAM相同的总线频率下达到更高的数据传输率，具有高带宽、低延迟、低成本等特点，因此广泛应用在高速通信及SOC(System on Chip，即系统级芯片)中的存储转发电路设计中。

DDR存储采用多维结构，地址线bg选择模组BANK GROUP(即BANK组，简写为BG)，ba选择逻辑BANK，ROW选择行地址，COL选择列地址。

DDR刷新操作是指，DDR设备的内存存储每一个比特bit，都需要定期的刷新来充电，如果不及时充电会导致数据的丢失。阵列中的每个bit都能被随机地访问，但如果不充电，数据只能保存很短的时间，因此我们必须每隔tREFI(Refresh Interval，即刷新间隔，例如7.8us)的时间就刷新一次，每次刷新时数据就被重写一次；每次刷新后该设备需要等待tRFC(Refresh Cycle Time，即刷新周期，例如350ns)的时间后才能继续读写。

DDR控制器及调度策略中，芯片使用DDR SDRAM器件进行数据传输，技术上需要DDRC(DDR Controller，即DDR控制器)及DDR PHY(DDR Physical Layer，即DDR端口物理层)两部分组成。其中，由于DDR协议规定，DDR操作命令间隔需要满足一定的参数保护时间，DDR控制器对业务请求执行次序进行合理调度可以极大地增加系统整体的读写效率，提高总线传输带宽。

随着5G等高速通信系统的迅猛发展，网络系统中的数据流量越来越大，相对于流量带宽需求，延时指标也越来越受到重视，尤其在AI(Artificial Intelligence，即人工智能)和自动驾驶等新兴领域内，数据查找的高延时已经成为限制这些应用进一步发展的瓶颈。

目前，SOC芯片设计中使用DDR SDRAM器件进行数据传输，常规DDR读写操作一般是采用DDR控制器实现，将业务请求的读写请求转换为对DDR地址的读写操作，然后通过DDR端口物理层模块转换为实际DDR接口信号，完成数据传输。目前该技术主要应用于高带宽数据转发需求以及CPU(Central Processing Unit，即中央处理器)的配置总线需求两个场景。其中，CPU类业务对于低延时有一定的需求，通常采用单独DDR控制器来保证低延时，但实际受限于DDR设备控制的复杂性，造成实际延时指标并不理想；另外，特别对于分组芯片中网络处理中需要查表的需求，通用DDR控制器并不能达到上述应用的低延时需求，通常芯片需要采用TCAM(Ternary Content Addressable Memory，一种三态内容寻址存储器)等设备完成查表，成本较高，且实现复杂。