[发明专利]半导体芯片

说明书

提供一种包括半导体衬底、内连线结构及存储器器件的半导体芯片。所述半导体衬底包括第一晶体管，且第一晶体管是负电容场效晶体管。所述内连线结构设置在半导体衬底之上且电连接到第一晶体管，且所述内连线结构包括堆叠的层间介电层、内连线配线及嵌置在堆叠的层间介电层中的第二晶体管。所述存储器器件嵌置在堆叠的层间介电层中且电连接到第二晶体管。

技术领域

本发明的实施例涉及一种半导体芯片。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体行业已经历快速发展。在很大程度上，集成密度的此种提高起因于最小特征大小(minimum feature size)的重复减小，此使得更多组件能够被整合到给定面积中。随着近来对小型化、更高速度、及更大带宽、以及更低功耗及延时(latency)的需求增长，对具有嵌置式存储单元(memory cells)的半导体芯片的需求也已增长。

发明内容

根据本公开的一些实施例，提供一种包括半导体衬底、内连线结构及存储器器件的半导体芯片。所述半导体衬底包括第一晶体管，且所述第一晶体管是负电容场效晶体管。所述内连线结构设置在所述半导体衬底之上且电连接到所述第一晶体管，且所述内连线结构包括堆叠的层间介电层、内连线配线及嵌置在所述堆叠的层间介电层中的第二晶体管。所述存储器器件嵌置在所述堆叠的层间介电层中且电连接到所述第二晶体管。

根据本公开的一些其他实施例，提供一种包括半导体衬底、内连线结构及存储单元阵列的半导体芯片。所述半导体衬底包括鳍型场效晶体管，所述鳍型场效晶体管中的至少一者包括：鳍结构；栅极堆叠，覆盖所述鳍结构的一部分；以及外延结构，设置在所述栅极堆叠的相对的侧处，其中所述栅极堆叠包括整合在所述栅极堆叠中的铁电层。所述内连线结构设置在所述半导体衬底上且电连接到所述鳍型场效晶体管，且所述内连线结构包括堆叠的层间介电层及嵌置在所述堆叠的层间介电层中的内连线配线。所述存储单元阵列嵌置在所述堆叠的层间介电层中。所述存储单元阵列包括驱动晶体管及存储器器件，且所述存储器器件通过所述内连线配线电连接到所述驱动晶体管。

根据本公开的一些其他实施例，提供一种包括半导体衬底、内连线结构及存储单元阵列的半导体芯片。所述半导体衬底包括负电容场效晶体管，其中所述负电容场效晶体管中的至少一者包括源极特征、漏极特征、栅极电极、栅极介电层及设置在所述栅极电极与所述栅极介电层之间的铁电层。所述内连线结构设置在所述半导体衬底上且电连接到所述负电容场效晶体管，且所述内连线结构包括堆叠的层间介电层及嵌置在所述堆叠的层间介电层中的内连线配线。所述存储单元阵列包括驱动电路及存储器器件。所述驱动电路包括嵌置在所述堆叠的层间介电层中的薄膜晶体管。所述存储器器件嵌置在所述堆叠的层间介电层中且通过所述内连线配线电连接到所述薄膜晶体管。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1到图16是示意性地示出根据本公开一些实施例的制作半导体芯片的工艺流程的剖视图。

图17到图21是示意性地示出根据本公开各种实施例的各种半导体芯片的剖视图。

具体实施方式

以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。