[发明专利]用于隐私计算的FPGA芯片、异构处理系统及计算方法

说明书

本申请提供了一种用于隐私计算的FPGA芯片、异构处理系统及计算方法，该FPGA芯片包括：任务管理模块、计算模块和存储器；存储器用于保存上位机发送的源数据；任务管理模块用于接收上位机发送的任务信息，根据任务信息从所述存储器中读取所述源数据，并发送给计算模块；计算模块用于对源数据进行计算，得到结果数据；任务管理模块还用于将结果数据保存至存储器，并根据上位机的任务信息读取结果数据作为部分源数据或全部源数据进行下次计算。该FPGA芯片可以支持在下次计算时继续使用在该芯片内存储的结果数据，从而减少了FPGA芯片与上位机之间的数据交互，降低了时间损耗，提高了计算效率，还缓解了上位机的存储压力。

技术领域

本申请涉及隐私计算领域，尤其涉及一种用于隐私计算的FPGA芯片、隐私计算异构处理系统及计算方法。

背景技术

FPGA芯片是一种可编程设计的硬件芯片，具有高灵活性、高并行度和低延迟处理的特点。由于计算能力强、延迟低等特点，FPGA芯片在各个领域都发挥着重要的作用，特别是在异构计算领域，FPGA芯片能极大地缓解算法的算力瓶颈。异构隐私计算异构处理系统中，FPGA芯片和上位机通过硬件接口如PCIe进行数据交换，这会产生一定的传输延迟。在机器学习等应用场景中，训练数据往往需要通过多次迭代计算，才能得到最终结果，这也就意味着在训练的过程中，上位机和FPGA芯片之间需要进行多次数据交换，而进行的数据传输越多，造成的时间损耗也就越多。

发明内容

本申请提供了一种用于隐私计算的FPGA芯片、隐私计算异构处理系统及计算方法，以解决上位机和FPGA芯片多次数据传输造成时间损耗的问题。

第一方面，本申请提供了一种用于隐私计算的FPGA芯片，所述FPGA芯片包括：任务管理模块、计算模块、存储器；

所述存储器用于保存上位机发送的源数据；

所述任务管理模块用于接收所述上位机发送的任务信息，根据所述任务信息从所述存储器中读取所述源数据，并发送给所述计算模块；

所述计算模块用于对所述源数据进行计算，得到结果数据；

所述任务管理模块还用于将所述结果数据保存至所述存储器，并根据所述上位机的任务信息读取所述结果数据作为部分源数据或全部源数据进行下次计算。

该FPGA芯片通过把计算的结果数据存储在FPGA芯片的存储器上，在下次执行计算任务时由FPGA芯片从存储器上提取出继续用于执行计算任务，从而减少大量不必要的数据传输，提高了计算效率，且缓解了上位机存储空间的压力。

在一可选的FPGA芯片中，所述任务管理模块包括：读写控制单元、FIFO任务队列缓存、多个寄存器、读数据FIFO和写数据FIFO；

所述FIFO任务队列缓存用于缓存从所述上位机接收的任务信息；

所述读写控制单元用于在检测到所述FIFO任务队列缓存非空时，读取并解析所述任务信息得到任务解析结果，将所述任务解析结果存入所述多个寄存器；

所述读写控制单元还用于根据所述任务解析结果通过所述读数据FIFO从所述存储器读取源数据发送给所述计算模块，以及通过所述写数据FIFO将所述计算模块进行计算得到的结果数据保存至所述存储器。

由此通过在FPGA芯片内设计任务管理模块，FPGA芯片能实现自动解析任务，在FPGA芯片内部实现任务源数据的读取和结果数据的存储，减少了和上位机之间的数据交互，提高了运算效率。

在一可选的FPGA芯片中，所述读数据FIFO的数量为多个，所述写数据FIFO的数量为一个；