[发明专利]利用多裸片结构FPGA布局结果的网表分割方法

权利要求书

1.一种利用多裸片FPGA布局结果的网表分割方法，其特征在于，所述方法包括：

根据多裸片FPGA的硬件架构建立得到所述多裸片FPGA的全芯片结构的差异性时序模型，所述差异性时序模型包括所述多裸片FPGA内部的所有逻辑单元布局位置及其之间的连接线以及各条连接线的时序延时值，连接线的长度越长和/或跨越FPGA裸片的数量越多、时序延时值越大；

基于所述差异性时序模型对用户输入网表在所述多裸片FPGA的全芯片结构上进行时序驱动布局得到时序驱动布局结果，所述时序驱动布局结果指示所述用户输入网表中各个实例模块所在的逻辑单元布局位置；包括：根据所述用户输入网表将所述多裸片FPGA上的IO口排布在指定位置，对于所述用户输入网表中的任意一组信号连接关系，在所述多裸片FPGA的全芯片结构上选定逻辑单元布局位置作为连接点构成一组对应所述信号连接关系的连接点；为形成的连接线的时序延时值不满足对应的信号连接关系的时序余量需求的一对连接点添加对应的虚拟加力点，所述虚拟加力点对一对连接点有相向牵引作用；按照所述用户输入网表利用力导向布局算法模型基于所述多裸片FPGA的全芯片结构上虚拟加力点对相应连接点的牵引作用和指定位置的IO口的牵引作用对所述多裸片FPGA的全芯片结构进行布局得到初始布局状态；将所述初始布局状态各个未被指定合法位置的逻辑单元布局位置摆放至对应的合法位置处，并根据各个FPGA裸片间的连接通道数量以及所述初始布局状态中FPGA裸片间的信号连接关系的数量调整所述初始布局状态中的实例模块的逻辑单元布局位置，完成对所述初始布局状态的布局合法化得到所述时序驱动布局结果；其中，所述合法位置是所述多裸片FPGA上已被指定给一个可布单元的逻辑单元布局位置；

根据所述时序驱动布局结果对所述用户输入网表分割得到各个FPGA裸片各自对应的子网表，每个FPGA裸片对应的子网表包括逻辑单元布局位置位于相应FPGA裸片内的各个实例模块及实例模块之间的网表线网，分割得到的各个子网表之间存在连接关系；

其中，每个FPGA裸片上的逻辑资源数量满足分割得到的对应的子网表的逻辑资源需求，所述FPGA裸片上的输入信号连接点引出端满足对应的子网表的输入信号数量，所述FPGA裸片上的输出信号连接点引出端满足对应的子网表的输出信号数量，与所述多裸片FPGA的IO管脚所连接的FPGA裸片满足对应的子网表的IO口需求。

2.根据权利要求1所述的方法，其特征在于，

每条连接线的时序延时值包括线基准延时和附加延时，所述线基准延时与所述连接线的线长相关且线长越长、线基准延时越大，所述附加延时与所述连接线跨越的FPGA裸片的数量相关且跨越的FPGA裸片的数量越多、附加延时越大。

3.根据权利要求2所述的方法，其特征在于，

跨越不同FPGA裸片的连接线的附加延时的数量级远大于线基准延时的数量级。

4.根据权利要求2所述的方法，其特征在于，

连接线的附加延时随着其跨越的FPGA裸片的数量的增加而等量增加或增量增加。

5.根据权利要求1-4任一所述的方法，其特征在于，

在对用户输入网表在所述多裸片FPGA的全芯片结构上进行时序驱动布局的过程中，根据所述多裸片FPGA在每次布局下的时序代价函数值调整所述多裸片FPGA的布局直至得到所述时序驱动布局结果；

所述时序代价函数值基于所述多裸片FPGA内所有路径的时序延时值和/或部分预定路径的时序延时值构建，每条路径的时序延时值为所述路径中各条连接线的时序延时值的总和。

6.根据权利要求1所述的方法，其特征在于，当第一FPGA裸片和第二FPGA裸片相邻时，在为第一FPGA裸片上的第一连接点和第二FPGA裸片上的第二连接点所形成的一对连接点添加对应的虚拟加力点时：

在所述第一FPGA裸片上距离所述第一连接点最近的连接点引出端处添加对所述第二连接点有牵引作用的虚拟加力点，或者，在所述第二FPGA裸片上距离所述第二连接点最近的连接点引出端处添加对所述第一连接点有牵引作用的虚拟加力点。