[发明专利]形成半导体装置的方法

说明书

一种形成半导体装置的方法，包括接收装置，装置具有基板及环绕栅极沟槽的第一介电层。方法更包括在栅极沟槽中沉积栅极介电层及栅极功函数(work function，WF)层，及在由栅极功函数层环绕的空间中形成硬遮罩(hardmask，HM)层。方法更包括使栅极功函数层凹陷以使得栅极沟槽中的栅极功函数层的顶表面在第一介电层的顶表面下方。在使栅极功函数层凹陷之后，方法更包括移除栅极沟槽中的硬遮罩层。在移除硬遮罩层之后，方法更包括在栅极沟槽中沉积金属层。

本申请是申请日为2017年01月26日、申请号为201710061615.9、发明名称为“半导体装置与形成半导体装置的方法”的专利申请的分案申请。

技术领域

本揭露涉及一种形成半导体装置的方法，特别涉及一种形成金属栅极的方法且金属栅极用于场效晶体管(field-effect transistor；FET)。

背景技术

半导体集成电路(integrated circuit；IC)工业已经历指数增长。IC材料及设计的技术进步已产生数代IC，其中每一代均具有与前一代相比较小且较复杂的电路。在IC进化过程中，功能密度(即每芯片面积的互连装置数目)已大体上增加，同时几何尺寸(即可使用制造制程产生的最小元件(或线))已减小。此缩小制程大体藉由增加生产效率及降低相关联的成本来提供益处。此缩小亦已增加IC处理及制造的复杂性。

一些IC设计中的一个发展为用高介电常数/金属栅极(high-k/metal gate；HK/MG)替代传统多晶硅栅极。典型HK/MG包括高介电常数栅极介电层、功函数(work function；WF)金属层及低电阻金属填充层。此结构应改良晶体管密度及切换速度，同时降低切换功率及栅极泄漏。随着技术节点继续缩小，在HK/MG的制造中出现一些困难。困难中的一者为金属填充层可具有较小占地面积，因此栅极接触件难以适当地降落在金属填充层上。

发明内容

本揭露有关一种形成半导体装置的方法，包含接收一装置，装置具有一基板及一第一介电层，第一介电层位在基板上，且第一介电层环绕一栅极沟槽；沉积一栅极介电层于栅极沟槽中；沉积一栅极功函数层于栅极沟槽中且在栅极介电层上；形成一硬遮罩层于一间隔中，间隔位在栅极沟槽中且由栅极功函数层所环绕；使栅极功函数层凹陷以使得栅极沟槽中的栅极功函数层的一顶表面在第一介电层的一顶表面下方；在使栅极功函数层凹陷之后，移除栅极沟槽中的硬遮罩层；以及在移除硬遮罩层之后，沉积一金属层于栅极沟槽中。

本揭露更有关一种形成半导体装置的方法，包含：接收一装置，装置具有一基板、一栅极间隔物及一第一介电层，栅极间隔物在基板上且提供一栅极沟槽，第一介电层在基板上且环绕栅极间隔物；沉积一栅极介电层于栅极沟槽的一底部及多个侧壁上；沉积一栅极功函数层于栅极沟槽中且在栅极介电层上；形成一硬遮罩层于基板上且填入由栅极功函数层所环绕的一间隔；蚀刻硬遮罩层以使得栅极沟槽中的硬遮罩层的一顶表面在第一介电层的一顶表面下方；蚀刻栅极功函数层以使得栅极沟槽中的栅极功函数层的一顶表面在第一介电层的一顶表面下方；蚀刻栅极介电层以使得栅极沟槽中的栅极介电层的一顶表面在第一介电层的一顶表面下方；移除栅极沟槽中的硬遮罩层，从而提供由栅极功函数层环绕的一第一间隔及在栅极功函数层及栅极介电层的各别顶表面与第一介电层的顶表面之间的第二间隔；及填入一金属层于第一间隔及第二间隔中。

本揭露更有关一种半导体装置，包含：一基板；一第一介电层，位在基板上且环绕一栅极沟槽；一栅极介电层，位在栅极沟槽的一底部及多个侧壁上；一栅极功函数层位在栅极介电层上且在栅极沟槽中，其中栅极功函数层的一顶表面低于第一介电层的一顶表面；以及一金属层，填入栅极沟槽中的一第一间隔及一第二间隔，其中第一间隔系由栅极功函数层环绕且第二间隔在栅极功函数层的顶表面与第一介电层的顶表面之间。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明