[发明专利]门级电路的并行仿真处理方法、计算机可读存储介质

说明书

本发明公开了一种门级电路的并行仿真处理方法、计算机可读存储介质。其中门级电路的并行仿真处理方法，包括：基于门级电路的邻接矩阵，采用第一预设分割算法将门级电路对应的图分割为多个团；将每个团作为一个超点，采用第一数据结构对各超点数据进行封装；以所有超点形成的超点图为基础，采用第二预设分割算法将所有超点分为可并行处理的多个分区，并将分区数据采用第二数据结构进行封装；基于超点数据和分区数据，采用预设优先级分配算法生成团之间的团优先级事件队列以及团内部的结点优先级事件队列；依据优先级事件队列定义的仿真顺序对门级电路进行仿真。本发明可有效提升门级电路的仿真效率，降低门级电路的仿真复杂度。

技术领域

本发明涉及门级电路的仿真技术领域，尤其涉及一种可提高门级电路仿真效率的并行仿真处理方法。

背景技术

随着集成电路的不断发展，无论是芯片正向设计还是反向设计，它们对于工具的依赖性越来越强，这对相关软件的处理速度提出了更高的挑战。完全免费开源的数字芯片仿真器有Icarus Verilog、Yosys等。

在仿真过程中，受电路设计规模的影响，不同规模的电路仿真时间差异较大，大规模的电路仿真耗时极长，而对于小型电路仿真耗时则为微秒级，加速电路仿真是芯片仿真阶段中亟待有效解决的关键问题。绝大部分软件的运行速度极大依赖数据集的规模，效率依赖于计算性能，采用计算性能更好的硬件是现在广泛使用的减少处理时间的有效方法。为了解决这一问题，使用多核处理器、GPU等具有优异计算性能的硬件成为近年来提高生产效率的主要方法之一。然而，GPU异构架构对计算平台的能耗和成本要求很高，且基于GPU的软件移植开发周期过程较长，不利于短时间软件加速的快速实现。

因此，在考虑硬件成本和能耗的前提下提高仿真效率是业界亟待解决的技术问题。

发明内容

为了解决现有技术中仿真加速采用高性能硬件的方式导致硬件成本较高的技术问题，本发明提出一种门级电路的并行仿真处理方法、计算机可读存储介质。

本发明提出的门级电路的并行仿真处理方法，包括：

步骤1，基于门级电路的邻接矩阵，采用第一预设分割算法将门级电路对应的图分割为多个团；

步骤2，将每个团作为一个超点，采用第一数据结构对各超点数据进行封装；

步骤3，以所有超点形成的超点图为基础，采用第二预设分割算法将所有超点分为可并行处理的多个分区，并将分区数据采用第二数据结构进行封装；

步骤4，基于超点数据和分区数据，采用预设优先级分配算法生成团之间的团优先级事件队列以及团内部的结点优先级事件队列；

步骤5，依据结点优先级事件队列以及团优先级事件队列定义的仿真顺序对门级电路进行仿真。

进一步，所述步骤1包括：

步骤1.1，预设四个集合，分别为：记录所有确定的极大团列表的T集合，记录当前极大团中已经加入的结点的H集合，记录可能还能加入到当前极大团中的结点的F集合，记录已经加入过之前被分割的某个极大团中的结点的A集合；F集合的初始元素为所有结点；

步骤1.2，依据极大团分割原则，遍历每一个结点及其后继结点，直至所有结点及其后继结点遍历完成，得到被分割的所有团；

每次遍历到的结点从F集合中取出加入至H集合中，同时更新F集合和A集合；

当F集合不为空且A集合为空时，则H集合中的当前极大团未分割完毕，则继续下一个结点的遍历；

当F集合和A集合都为空时，则H集合中当前极大团分割完毕，将H集合中的所有结点作为一个极大团添加到T集合中；

当F集合为空且A集合不为空时，则H集合中当前极大团与T集合中已经被分割的极大团重复，则继续下一个结点的遍历；