[发明专利]半导体结构及其制备方法

说明书

本发明涉及一种半导体结构及其制备方法，包括：提供基底，基底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构于基底内隔离出若干个间隔排布的有源区；于基底中形成第一沟槽，所述第一沟槽暴露出部分有源区；于第一沟槽中形成第一导电结构，所述第一导电结构填满第一沟槽；于基底上形成第一介质层，所述第一介质层覆盖基底的上表面及第一导电结构的上表面；于第一介质层中形成第二沟槽，所述第二沟槽暴露出第一导电结构；第二沟槽的顶部宽度大于第一沟槽的顶部宽度；于第二沟槽中形成第二导电结构。降低了填充形成第一导电结构和第二导电结构时沟槽的深宽比，避免第一导电结构和第二导电结构中出现空洞。

技术领域

本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

填充在位线接触孔(BLC，Bit line contact)中的位线接触结构用于连接位线结构和有源区，是DRAM器件中的重要接触结构。位线接触孔过小时，位线接触孔中的位线接触结构会存在空洞，从而影响位线接触结构的阻值以及DRAM器件的写恢复时间测试(TWR，write recovery time)。位线接触孔过大时，刻蚀形成位线接触孔的过程中会伤害到相邻的有源区，造成电容接触结构与有源区的接触面积变小，严重时会出现电容接触结构与有源区无法接触。

随着半导体技术的发展，DRAM器件(Dynamic Random Access Memory，动态随机存取存储器)的集成度越来越高，DRAM器件中各元件的尺寸随之不断微缩，在不影响电容接触结构与有源区的接触面积的情况下，如何消除位线接触结构中存在的空洞成为急需解决的问题。

发明内容

基于此，有必要针对现有技术中的上述问题提供一种半导体结构及其制备方法。

为了实现上述目的，一方面，本发明提供了一种半导体结构的制备方法，包括：

提供基底，基底中形成有浅沟槽隔离结构，浅沟槽隔离结构于基底内隔离出若干个间隔排布的有源区；

于基底中形成第一沟槽，第一沟槽暴露出部分有源区；

于第一沟槽中形成第一导电结构，第一导电结构填满第一沟槽；

于基底上形成第一介质层，第一介质层覆盖基底的上表面及第一导电结构的上表面；

于第一介质层中形成第二沟槽，第二沟槽暴露出第一导电结构；第二沟槽的顶部宽度大于第一沟槽的顶部宽度；

于第二沟槽中形成第二导电结构。

在其中一个实施例中，第一导电结构和第二导电结构共同构成位线接触结构。

在其中一个实施例中，第二沟槽的底部宽度等于第一沟槽的顶部宽度。

在其中一个实施例中，第二沟槽为倒梯形沟槽。

在其中一个实施例中，于第一介质层中形成第二沟槽的步骤包括：

于第一介质层上形成第一图形化掩膜层，第一图形化掩膜层定义出第二沟槽的形状及位置；

基于第一图形化掩膜层对第一介质层进行图形化处理，以形成第二沟槽；

去除第一图形化掩膜层。

在其中一个实施例中，基于第一图形化掩膜层对第一介质层进行图形化处理，以形成第二沟槽的工艺气体包括：

二氟甲烷、六氟丁二烯、氧气和氮气。

在其中一个实施例中，第二导电结构的上表面与第一介质层的上表面相齐平。

在其中一个实施例中，第一导电结构和第二导电结构至少包括多晶硅结构、钨导电结构或氮化钛结构。

在其中一个实施例中，基底包括衬底及位于衬底上表面的第二介质层；