[发明专利]模拟存算一体多比特精度实现结构有效
| 申请号： | 202110461208.3 | 申请日： | 2021-04-27 |
| 公开（公告）号： | CN113364462B | 公开（公告）日： | 2022-09-02 |
| 发明（设计）人： | 张和;康旺;赵巍胜 | 申请（专利权）人： | 北京航空航天大学 |
| 主分类号： | H03M1/12 | 分类号： | H03M1/12 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 单晓双;叶明川 |
| 地址： | 100191*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 模拟 一体 比特 精度 实现 结构 | ||
1.一种模拟存算一体多比特精度实现结构，其特征在于，包括：顺序连接的输入转换模块、存算一体单元阵列以及输出转换模块；
所述输入转换模块用于将数字输入信号转换为模拟信号；所述存算一体单元阵列接收所述模拟信号并进行对应运算；所述输出转换模块接收所述存算一体单元阵列输出的运算结果并将所述运算结果转换为数字输出信号；
所述输入转换模块包括多个输入转换单元，每行存算一体单元对应连接一输入转换单元，输出转换模块包括多个输出转换单元，每列存算一体单元对应连接一输出转换单元；
其中，所述输入转换单元、所述存算一体单元阵列以及所述输出转换单元中的至少一者采用多比特架构；
多比特架构的存算一体单元阵列包括：第一存算一体单元以及第二存算一体单元，所述第一存算一体单元的输出量是所述第二存算一体单元的输出量的2n。
2.根据权利要求1所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的输入转换单元包括：数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少一种。
3.根据权利要求1所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的输入转换单元包括数模转换器、脉冲宽度调制器、脉冲个数调制器中的至少两种。
4.根据权利要求2或3所述的模拟存算一体多比特精度实现结构，其特征在于，所述脉冲个数调制器为计数器或脉冲截断电路。
5.根据权利要求1至3任一项所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的输出转换单元采用积分计数型电路、ADC中的至少一者。
6.根据权利要求5所述的模拟存算一体多比特精度实现结构，其特征在于，所述ADC为flashADC或sar ADC。
7.根据权利要求5所述的模拟存算一体多比特精度实现结构，其特征在于，所述输出转换单元的分辨范围以及最小分辨区间分时可调，调控步长是2n倍。
8.根据权利要求1至3任一项所述的模拟存算一体多比特精度实现结构，其特征在于，多比特架构的输出转换单元包括：第一输出转换子单元以及第二输出转换子单元，所述第一输出转换子单元以及所述第二输出转换子单元分别连接一列存算一体单元；
所述第一输出转换子单元的分辨范围是所述第二输出转换子单元的分辨范围的2n；所述第一输出转换子单元的最小分辨区间是所述第二输出转换子单元的最小分辨区间的2n。
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