[发明专利]3D NoC测试规划中的并行测试方法

说明书

本发明公开一种3D NoC测试规划中的并行测试方法，通过减少相同的测试数据包重复传输时间以及减少路由冲突的发生，缓解拥塞现象导致数据包等待时间从而减少IP核的测试时间，降低测试成本，提高测试效率。在相同的核或相同类型的同构核存在的情况下，可以使用多播流水线路由算法将测试数据包同时路由到相同的核，在多播路由中，测试数据从一个源节点发送到多个目标节点，且测试数据分成若干微片以流水线形式在网络中传输。对于异构核采取单播通信方式，并设计了具有部分自适应的XYZ路由算法即改进XYZ路由算法以减少数据传输时间，达到最小化测试时间与测试功耗的目的。

技术领域

本发明涉及集成电路测试技术领域，具体涉及一种3D NoC测试规划中的并行测试方法。

背景技术

由于集成电路的设计与测试是密不可分的，因此测试技术成为片上网络发展过程中的重要环节。随着三维集成电路技术的不断发展，三维片上网络(three dimensionalnetwork-on-chip，3D NoC)应运而生。然而，伴随着系统中嵌入内核数量和复杂性的持续增长，如何提高系统的测试效率将是一项重大挑战，要求对被测核的测试数据进行合理分配，有效利用信道带宽以及测试接口的数量和位置，如何在有限的资源下最大化的提高测试效率成为一个NP难题。有报告显示，NoC的测试成本已经超过其制造成本，而测试成本中测试消耗的时间软成本占据测试总成本的80％～90％。由此可见，提高测试效率降低测试成本对于提高芯片制造过程中的产量起着至关重要的作用，具有很高的研究价值。

随着集成电路规模越来越大，系统中集成的IP核数量也随之增多，片上网络中会出现同构核和异构核并存的现象。目前对于片上网络的测试研究大多都是针对于异构核进行测试优化，但对于一些大规模的集成系统中通常同时存在同构核和异构核，先前的方法不能充分利用大量多核系统的同质性，造成相同的测试数据包重复传输，这样大大地增加了测试时间的问题。

发明内容

本发明所要解决的是现有三维片上网络的测试方法存在测试时间长的问题，提供一种3D NoC测试规划中的并行测试方法。

为解决上述问题，本发明是通过以下技术方案实现的：

3D NoC测试规划中的并行测试方法，包括步骤如下：

步骤1、对于所有待测IP核，将其中同构的待测IP核划分到同构核集合中，将异构的待测IP核划分异构核集合中；

步骤2、对同构核集合中的同构的待测IP核采用多播流水线路由进行并行测试；

步骤3、对异构核集合中的异构的待测IP核采用单播改进XYZ路由进行并行测试。

上述步骤2的具体过程如下：

步骤2.1、分别对同构核集合中属于同一条TAM的同构的待测IP核，构建一个多播数据包，该多播数据包的源地址为该条TAM的输入节点的三维坐标，该多播数据包的各个目的地址为该条TAM上的各个同构的待测IP核的三维坐标；

步骤2.2、将多播数据包从TAM的输入节点输入到3D NoC中，并将输入节点视为当前传输节点；

步骤2.3、判断当前传输节点与多播数据包的各个目的地址是否位于同一层：

若当前传输节点与多播数据包的至少一个目的地址位于同一层即Z轴坐标相同，则当前传输节点不变，并执行步骤2.4；

否则，先复制多播数据包，并将多播数据包从当前传输节点向多播数据包的各个目的地址的Z轴坐标方向的相连节点进行传输，更新当前传输节点，并对每个当前传输节点重复执行步骤2.3；

步骤2.4、判断当前传输节点的X轴坐标是否与多播数据包的各个目的地址的X轴坐标相同：

若当前传输节点与多播数据包的至少一个目的地址的X轴坐标相同，则当前传输节点不变，并执行步骤2.5；