[发明专利]一种高精度多通道同步高速数据采集处理系统与方法

权利要求书

1.一种高精度多通道同步高速数据采集处理系统，其特征在于，包括时钟分配校准源、ADC数据采集模块和FPGA，所述FPGA包括ADC数据接收模块、FIFO数据缓存模块、分数延时滤波模块和可编程控制模块，其中：

时钟分配校准源，用于将射频开关切换至校准支路或工作支路，产生多通道同步信号和同步时钟，并分配给ADC数据采集模块；

ADC数据采集模块，对多通道同步信号进行采样，得到多通道采集后的数字信号发送至FPGA的ADC数据接收模块；

ADC数据接收模块，接收ADC数据采集模块所发送的采样数据，并发送至FIFO数据缓存模块；

FIFO数据缓存模块，对采样数据进行缓存，FIFO数据延迟时间受可编程控制模块控制，完成采样周期整数倍的移动；

可编程控制模块，根据所得的采样数据分别进行FFT运算，通过CORDIC算法提取出各通道与参考通道间的相位差后，计算各通道相对于参考通道的延时差，该延时差由采样周期的整数倍和分数倍组成；

分数延时滤波器，完成采样周期分数倍的移动，最终得到各通道的数据序列即多通道同步序列。

2.根据权利要求1所述的高精度多通道同步高速数据采集处理系统，其特征在于，所述ADC数据采集模块采用高速数据串行传输协议JESD204B将采样数据发送至ADC数据接收模块。

3.根据权利要求1所述的高精度多通道同步高速数据采集处理系统，其特征在于，所述分数延时滤波器，具体如下：采用快行FIR滤波器实现分数延时滤波算法，选取为分数延时滤波器的步进，设计一组滤波器组，满足延迟时间处于之间，并将设计的滤波器组的系数生产映射表，存入FPGA的SDRAM中。

4.一种高精度多通道同步高速数据采集处理方法，其特征在于，包括以下步骤：

步骤1、根据同步精度要求和分数延时滤波器的设计原理，选取分数倍采样周期步进，设计一组分数延时滤波器组，并将设计的滤波器组的系数生成映射表，存入FPGA的SDRAM中；

步骤2、系统开机后，可编程控制模块将工作状态控制为训练模式，此时时钟分配校准源将射频开关切换至校准支路，产生多通道同步信号和同步时钟，并分配给ADC数据采集模块；

步骤3、ADC数据采集模块对多通道同步信号进行采样，得到多通道采集后的数字信号发送至FPGA的ADC数据接收模块；

步骤4、ADC数据接收模块接收ADC数据采集模块所发送的采样数据，并发送至FIFO数据缓存模块对采样数据进行缓存；

步骤5、可编程控制模块根据步骤4所得的采样数据，分别进行FFT运算，计算出I、Q数据；

步骤6、根据步骤5所得的I/Q数据，通过CORDIC算法提取各通道的相位，选取第一通道作为参考通道，计算各通道与参考通道的相位差，再根据相位差计算各通道与参考通道间的延时，利用系统采样周期与延时之间的关系，求出采样周期的整数倍数和分数倍数；

步骤7、根据采样周期的整数倍数，可编程控制模块控制各通道FIFO数据缓存模块的输出延时相应的点，完成整数倍的移动，得到整数倍移动后的序列；

步骤8、将整数倍移动后的序列发送至分数延时滤波器，根据采样周期的分数倍数，查表获取分数延时滤波器的系数，并完成分数倍的移动；

步骤9、对采样数据进行两次移动后，得到各通道的数据序列即为一个多通道同步序列，可编程控制模块控制时钟分配校准源的射频开关，切换至工作状态，开始侦收外部信号，采用以上得到的采样周期的整数倍数和分数倍数，分别对采样序列进行移动后即得到多通道同步采样数据。

5.根据权利要求4所述的高精度多通道同步高速数据采集处理方法，其特征在于，步骤1所述根据同步精度要求和分数延时滤波器的设计原理，选取分数倍采样周期步进，设计一组分数延时滤波器组，并将设计的滤波器组的系数生成映射表，存入FPGA的SDRAM中，具体如下：

采用快行FIR滤波器实现分数延时滤波算法，选取为分数延时滤波器的步进，设计一组滤波器组，满足延迟时间处于之间，并将设计的滤波器组的系数生产映射表，存入FPGA的SDRAM中。