[发明专利]用于动态功率节省的低电压时钟摆动耐受时序电路

说明书

本公开涉及用于动态功率节省的低电压时钟摆动耐受时序电路。本发明描述了用于实现低电压时钟摆动时序电路的系统、装置和方法。输入信号耦合到第一晶体管堆叠的第一P型晶体管和第一N型晶体管的栅极。低电压摆动时钟信号耦合到第一晶体管堆叠的第二N型晶体管的栅极。输入信号的反相耦合到第二晶体管堆叠的第二P型晶体管和第三N型晶体管的栅极。低摆动时钟耦接到第二晶体管堆叠的第四N型晶体管的栅极。具有耦接到所述低摆动时钟的栅极的一个或多个启用P型晶体管的第一端耦接到第一P型晶体管的漏极，并且一个或多个启用P型晶体管的第二端耦接到第二P型晶体管的漏极。

背景技术

技术领域

本文所述的实施方案涉及电路领域，并且更具体地讲，涉及减少控制电路中的转换的时钟的电压摆动。

相关技术描述

数字集成电路包括一个或多个时钟以控制转换，从而导致时序元件诸如锁存器、触发器、寄存器、存储器阵列等捕获和发射数据。将时钟分布在由集成电路占据的半导体区域上是具有挑战性的。在许多集成电路内采用的高时钟频率下，时钟树需要尽可能平衡，从而匹配从时钟源到接收电路的时间长度、负载和延迟。时钟信号的扇出和负载以及缓冲链的相似性是密切管理的。如果不小心管理这些参数，则时钟偏移和抖动可能增加，从而导致集成电路的性能降低。这些因素往往导致大而复杂的时钟传播网络或时钟树，其消耗大量的功率。功率消耗是显著的，这不仅是由于时钟树的大小和负载，而且还因为时钟在操作期间的每个时钟周期的切换。在一些情况下，时钟功率可多达集成电路中总功率消耗的50％或更多。

发明内容

设想了用于实现低电压时钟摆动时序电路的系统、装置和方法。在一个实施方案中，输入信号耦合到第一晶体管堆叠的第一P型晶体管和第一N型晶体管的栅极。低电压摆动时钟信号耦合到第一晶体管堆叠的第二N型晶体管的栅极。输入信号的反相耦合到第二晶体管堆叠的第二P型晶体管和第三N型晶体管的栅极。低电压摆动时钟信号耦合到第二晶体管堆叠的第四N型晶体管的栅极。该电路还包括一个或多个启用P型晶体管，其中栅极耦合到时钟信号。一个或多个启用P型晶体管的第一端耦接到第一P型晶体管的漏极，并且一个或多个启用P型晶体管的第二端耦接到第二P型晶体管的漏极。当所述时钟信号处于时钟逻辑高电平时，所述一个或多个启用P型晶体管微弱地断开并且抵消所述第一P型晶体管和所述第二P型晶体管。这允许输出数据信号摆动到电压电源的整个电压范围，即使当时钟逻辑高电平低于电压电源的电压电平某个给定百分比时也是如此。

参考以下描述和附图将另外理解这些和其他实施方案。

附图说明

通过结合附图参考以下描述，可更好地理解方法和机制的上文和另外的优点，在附图中：

图1是集成电路的一个实施方案的一般性框图。

图2是示出低摆动时钟锁存电路的一个实施方案的电路图。

图3是示出先前电路图的透明和不透明状态的图示。

图4是低摆动时钟锁存电路的一个实施方案的电路图。

图5是低摆动时钟锁存电路的一个实施方案的电路图。

图6是低摆动时钟锁存电路的一个实施方案的电路图。

图7是低摆动时钟正沿触发触发器的一个实施方案的电路图。

图8是低摆动时钟正沿触发触发器的一个实施方案的电路图。

图9是低摆动时钟负沿触发触发器的一个实施方案的电路图。

图10是低摆动时钟负沿触发触发器的一个实施方案的电路图。

图11是用于实现电压时钟摆动耐受时序电路的方法的一个实施方案的流程图。

图12是用于实现电压时钟摆动耐受时序电路的方法的一个实施方案的流程图。