[发明专利]一种无人机用任务管理计算机

权利要求书

1.一种无人机用任务管理计算机，其特征在于，包括硬件计算单元、载荷控制接口单元、AD采集单元和温度采集单元；其中，

所述硬件计算单元采用单片FPGA集成CPU和所有外围接口控制逻辑的架构，运行在LINUX操作系统上，执行任务管理程序；载荷控制接口单元、AD采集单元和温度采集单元的接口控制逻辑在FPGA内实现；任务管理程序调用LINUX下的驱动程序，驱动程序操作FPGA外围逻辑控制电路控制相应接口实现载荷控制、AD采集和温度采集动作；

所述载荷控制接口单元提供载荷资源控制与数据交互接口包括：RS232、RS422、RS485、CAN总线、FC总线；

所述FPGA外围逻辑控制电路包括QSPI Flash电路、DDR4 SDRAM电路、JTAG下载调试电路以及启动配置电路；

所述QSPI Flash电路在传输机制上加入队列机制，利用RAM字节代替单独SPI接口的数据寄存器，Flash为掉电非易失存储器件，作为启动设备来存储系统的启动镜像；

所述DDR4 SDRAM电路中SDRAM为掉电易失存储器件，用于程序运行缓存和大容量数据的暂存，利用DDR4控制器实现对DDR4 SDRAM的控制；

所述JTAG下载调试电路，用于下载ZYNQ UltraScale+程序或者固化程序到FLASH，在JTAG信号上添加保护二极管使信号的电压在FPGA接受的范围；

所述启动配置电路设置4种启动模式，包括：JTAG调试模式，QSPI FLASH，EMMC和SD2.0卡启动模式；所述硬件计算单元的CPU上电后会检测对应管脚的电平来确定启动模式；

所述FPGA外围逻辑控制电路还包括电源管理电路、时钟电路、EMMC电路；

PS和PL部分的电源系统具有上电顺序；

所述时钟电路分别为PS和PL提供了参考时钟和RTC实时时钟；其中，所述时钟电路的设计结构包括：核心板上的无源晶振Y2为PS系统提供32.768KHz的实时时钟源，无源晶振Y2连接到主处理芯片BANK503的PS_PADI_503和PS_PAD0_503的管脚上；核心板上的X1晶振为PS部分提供33.333MHz的时钟输入，时钟输入连接到主处理芯片BANK503的PS_REF_CLK_503管脚上；核心板上提供了一个差分200MHz的PL系统时钟源，用于作为DDR4控制器的参考时钟；

所述FPGA外围逻辑控制电路包括FC通讯接口，由FC-AE-1553协议和光模块组成；

所述FC通讯接口作为从节点进行交换机组网，网络节点＜31个，提供3对独立的冗余FC通道；

FC-AE-1553协议在FPGA内部实现；

UART协议在FPGA编写逻辑进行实现，该逻辑块主要包含波特率和字结构设置逻辑、数据读写控制逻辑、数据发送逻辑和数据接收逻辑；

还包括外壳，所述外壳用于容纳所述硬件计算单元、载荷控制接口单元、AD采集单元和温度采集单元，尺寸小于或等于160mm×80mm×90mm；

所述CAN总线接口包括CAN协议控制器和CAN总线隔离收发器，CAN总线隔离收发器在CAN协议控制器与物理层总线之间创建一个完全隔离的接口；在FPGA内部实现CAN控制器的控制逻辑，以及接收缓存FIFO；

所述RS232和RS422驱动芯片通过单电源供电的隔离驱动器实现通道间隔离；RS485与RS422通过同一种驱动芯片接收、发送总线信号；

所述温度采集单元包括Pt100热/热敏电阻、数字输出转换器；Pt100热/热敏电阻通过数字输出转换器连接至FPGA外围逻辑控制电路中温度采集单元对应的接口。