[发明专利]一种具有亚稳态抑制技术的高速动态比较器

权利要求书

1.一种具有亚稳态抑制技术的高速动态比较器，其特征在于，该高速动态比较器包括前级放大器（1）、后级锁存器（2）和亚稳态抑制电路（3）；前级放大器（1）实现对输入差分信号的放大，两个输入端分别连接正端输入信号VIP和负端输入信号VIN，输出放大器正端输出信号P和放大器负端输出信号N给后级锁存器（2）；后级锁存器（2）实现输入信号的快速比较，输出锁存器正端输出信号VOP和锁存器负端输出信号VON到亚稳态抑制电路（3）；亚稳态抑制电路（3）用于亚稳态抑制，输出的时钟信号CLK连接到前级放大器（1）中尾电流管M5栅极，输出的下拉信号KN和上拉信号K分别连接到后级锁存器（2）中下拉NMOS管M14和上拉PMOS管M15栅极；

该高速动态比较器具有两种工作模式：复位模式和比较模式；通过控制信号CKC控制，当控制信号CKC为1时，比较器处于复位模式，当控制信号CKC为0时，比较器处于比较模式；

所述前级放大器（1）的结构为：第一PMOS管M1和第二PMOS管M2的栅极作为输入端，分别连接正端输入信号VIP和负端输入信号VIN，源极共同连接到尾电流管M5的漏极，第一PMOS管M1的漏极连接到第三NMOS管M3的漏极，输出正端输出信号P，第二PMOS管M2的漏极连接到第四NMOS管M4的漏极，输出负端输出信号N；第三NMOS管M3和第四NMOS管M4的栅极共同接入控制信号CKC，源极接地；尾电流管M5的源极连接到电源电压VDD；

所述后级锁存器（2）的结构为：

第八PMOS管M8的栅极和第十NMOS管M10的栅极连接，第九PMOS管M9的栅极和第十一NMOS管M11的栅极连接，作为后级锁存器（2）的两个输入端，分别接入放大器正端输出信号P和放大器负端输出信号N；

第六PMOS管M6、第七PMOS管M7、第十二NMOS管M12和第十三NMOS管M13构成互锁反相器，实现正反馈；第六PMOS管M6漏极、第八PMOS管M8漏极、第十NMOS管M10漏极和下拉NMOS管M14漏极共同连接到第七PMOS管M7和第十三NMOS管M13的栅极，并经过反相器输出锁存器正端输出信号VOP；第十NMOS管M10的源极连接到第十二NMOS管M12的漏极；第七PMOS管M7漏极、第九PMOS管M9漏极、第十一NMOS管M11漏极和上拉PMOS管M15漏极共同连接到第六PMOS管M6和第十二NMOS管M12的栅极，并经过反相器输出锁存器负端输出信号VON；第十一NMOS管M11的源极连接到第十三NMOS管M13的漏极；

第六PMOS管M6源极、第八PMOS管M8源极、第七PMOS管M7源极、第九PMOS管M9源极和上拉PMOS管M15源极连接到电源电压VDD，第十二NMOS管M12源极、第十三NMOS管M13源极和下拉NMOS管M14源极接地；上拉PMOS管M15的栅极连接上拉信号K，下拉NMOS管M14的栅极连接下拉信号KN；

所述亚稳态抑制电路（3）由第一同或门XNOR1、第二同或门XNOR2、延迟单元dly和D触发器构成，锁存器正端输出信号VOP和锁存器负端输出信号VON连接到第一同或门XNOR1的两个输入端，第一同或门XNOR1的输出和控制信号CKC连接到第二同或门XNOR2的两个输入端，第二同或门XNOR2输出的时钟信号CLK经过延迟单元dly产生时钟延迟信号CLKd；D触发器的复位端RST连接时钟信号CLK，时钟端口CP连接时钟延迟信号CLKd，输入端D连接地电平，第一输出端Q和第二输出端分别输出上拉信号K和下拉信号KN。

2.根据权利要求1所述的一种具有亚稳态抑制技术的高速动态比较器，其特征在于，所述D触发器，当时钟信号CLK为1时，第一输出端Q输出的上拉信号K被复位为1，当时钟信号CLK为0时，且时钟延迟信号CLKd为下降沿时，D触发器触发，输入端D的信号被传送到第一输出端Q。

3.根据权利要求1所述的一种具有亚稳态抑制技术的高速动态比较器，其特征在于，所述复位模式的工作过程为：当控制信号CKC为1时，第三NMOS管M3和第四NMOS管M4导通，前级放大器（1）的放大器正端输出信号P和放大器负端输出信号N被拉低至0；后级锁存器（2）的第八PMOS管M8和第九PMOS管M9导通，锁存器正端输出信号VOP和锁存器负端输出信号VON被复位至0，第一同或门XNOR1输出1，控制信号CKC为1，所以第二同或门XNOR2输出1，尾电流管M5关闭。

4.根据权利要求1所述的一种具有亚稳态抑制技术的高速动态比较器，其特征在于，所述比较模式的工作过程为：当控制信号CKC为0时，第三NMOS管M3和第四NMOS管M4关闭，放大器正端输出信号P和放大器负端输出信号N保持为0，第二同或门XNOR2输出为0，尾电流管M5导通，第一PMOS管M1和第二PMOS管M2对正端输入信号VIP和负端输入信号VIN进行放大，输出放大器正端输出信号P和放大器负端输出信号N给后级锁存器（2），使第六PMOS管M6-第十三NMOS管M13进入正反馈状态，进行放大器正端输出信号P和放大器负端输出信号N的比较，比较完成后，迅速对放大器正端输出信号P和放大器负端输出信号N的电压差进行锁存，从而实现快速比较；

未出现亚稳态情况时，锁存器正端输出信号VOP和锁存器负端输出信号VON其中一个为0一个为1，第一同或门XNOR1输出0，控制信号CKC为0，所以第二同或门XNOR2输出时钟信号CLK为1，尾电流管M5关闭，无静态电流；此时比较速度较快，第二同或门XNOR2输出时钟信号CLK变为1时，时钟延迟信号CLKd仍保持在1，所以D触发器并未工作，下拉NMOS管M14和上拉PMOS管M15一直处于关断状态；

若出现亚稳态情况，锁存器正端输出信号VOP和锁存器负端输出信号VON会在长时间内保持相同电平，第一同或门XNOR1输出为1，控制信号CKC为0，所以第二同或门XNOR2输出时钟信号CLK变为0，在时钟信号CLK保持为0的时候，时钟延迟信号CLKd由1变为0，此时D触发器触发，输出上拉信号K为0，输出下拉信号KN为1，下拉NMOS管M14和上拉PMOS管M15导通，迅速打破亚稳态，锁存器正端输出信号VOP变为1，锁存器负端输出信号VON变为0，通过第一同或门XNOR1和第二同或门XNOR2构成的反馈系统，时钟信号CLK变为1，尾电流管M5关闭，D触发器被重新复位，比较器也进入了复位状态。