[发明专利]具有隔离结构的集成式芯片及其制作方法在审

专利信息
申请号: 202110499541.3 申请日: 2021-05-08
公开(公告)号: CN113140566A 公开(公告)日: 2021-07-20
发明(设计)人: 赵起越;石瑜 申请(专利权)人: 英诺赛科(珠海)科技有限公司
主分类号: H01L27/092 分类号: H01L27/092;H01L29/10;H01L21/762
代理公司: 珠海智专专利商标代理有限公司 44262 代理人: 薛飞飞
地址: 519000 广*** 国省代码: 广东;44
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摘要:
搜索关键词: 具有 隔离 结构 集成 芯片 及其 制作方法
【权利要求书】:

1.具有隔离结构的集成式芯片,其特征在于,包括沿纵向布置的衬底和外延结构,所述外延结构包括层间电介质(ILD)层;

所述集成式芯片设置有隔离区,所述隔离区将所述集成式芯片分成沿横向布置的第一半导体器件区和第二半导体器件区;

所述衬底包括底层以及自所述底层向上外延形成的外延层,所述底层和所述外延层两者中,一个为N型区,另一个为P型区,所述N型区与所述P型区之间形成两个PN结,两个所述PN结分别位于所述第一半导体器件区和所述第二半导体器件区;

所述外延结构的上侧设置有第一漏极、第一栅极、第一源极、第二漏极、第二栅极和第二源极,所述第一漏极、所述第一栅极和所述第一源极均位于所述第一半导体器件区,所述第二漏极、所述第二栅极和所述第二源极均位于所述第二半导体器件区;

所述外延结构内开设有纵向延伸的第一穿玻通孔、第二穿玻通孔和第三穿玻通孔,所述第二穿玻通孔位于所述第一半导体器件区,所述第三穿玻通孔位于所述第二半导体器件区;

所述第一穿玻通孔内设置有隔离介质,所述第一穿玻通孔在纵向上穿过所述ILD层并向下延伸至所述衬底的底层内,所述隔离介质形成所述隔离区;

所述第二穿玻通孔内设置有第一电气互连件,所述第一源极通过所述第一电气互连件与所述衬底的外延层电连接,所述第二漏极和所述第一源极短接;

所述第三穿玻通孔内设置有第二电气互连件,所述第二源极通过所述第二电气互连件与所述衬底的外延层电连接。

2.根据权利要求1所述的集成式芯片,其特征在于:

所述底层为P型硅衬底,所述外延层为N型硅外延层,所述P型硅衬底作为所述P型区,所述N型硅外延层作为所述N型区。

3.根据权利要求2所述的集成式芯片,其特征在于:

所述第一穿玻通孔向下延伸至所述P型硅衬底内,所述第一电气互连件和所述第二电气互连件均向下延伸至所述N型硅外延层内。

4.根据权利要求1所述的集成式芯片,其特征在于:

所述底层为N型硅衬底,所述外延层为P型硅外延层,所述P型硅外延层作为所述P型区,所述N型硅外延层作为所述N型区。

5.根据权利要求4所述的集成式芯片,其特征在于:

所述第一穿玻通孔向下延伸至所述N型硅衬底内,所述第一电气互连件和所述第二电气互连件均向下延伸至所述P型硅外延层内。

6.根据权利要求1至5任一项所述的集成式芯片,其特征在于:

所述隔离介质的材料为二氧化硅或氮化硅。

7.根据权利要求1至5任一项所述的集成式芯片,其特征在于:

所述外延结构包括自下而上依次叠置的沟道层、势垒层、EPI钝化保护层、所述ILD层、第一金属层、金属间电介质(IMD)层、第二金属层和钝化保护层;

所述EPI钝化保护层上设置有欧姆金属层,所述欧姆金属层的上端位于所述ILD层内,所述欧姆金属层的下端与所述势垒层连接;

所述EPI钝化保护层内还设置有纵向叠置的P型栅介质层和栅金属层,所述P型栅介质层连接在所述势垒层的上方;

所述ILD层内开设有第一接触孔和第二接触孔,所述第一接触孔内填充的金属将所述欧姆金属层与所述第一金属层电连接;

所述欧姆金属层包括第一漏极欧姆金属接触部、第一源极欧姆金属接触部、第二漏极欧姆金属接触部和第二源极欧姆金属接触部,所述第一漏极与所述第一漏极欧姆金属接触部电连接,所述第一源极与所述第一源极欧姆金属接触部电连接,所述第二漏极与所述第二漏极欧姆金属接触部电连接,所述第二源极与所述第二源极欧姆金属接触部电连接;

所述第二接触孔在纵向上贯穿所述ILD层和所述EPI钝化保护层,所述第二接触孔内填充的金属将所述栅金属层与所述第一金属层电连接;

所述IMD层内开设有通孔,所述通孔内填充的金属将所述第二金属层与所述第一金属层电连接;

所述钝化保护层在纵向上贯穿地设置有多个开口,所述第一漏极、所述第一栅极、所述第一源极、所述第二漏极、所述第二栅极和所述第二源极均位于所述第二金属层上且分别从对应的所述开口漏出。

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