[发明专利]多通道数据采集电路板及具有其的数据采集同步系统在审
申请号: | 202110500221.5 | 申请日: | 2021-05-08 |
公开(公告)号: | CN113032311A | 公开(公告)日: | 2021-06-25 |
发明(设计)人: | 于海;张子墨;顾中建 | 申请(专利权)人: | 北京六合联珩科技有限公司 |
主分类号: | G06F13/40 | 分类号: | G06F13/40;G06F1/12 |
代理公司: | 北京市鼎立东审知识产权代理有限公司 11751 | 代理人: | 陈佳妹;朱慧娟 |
地址: | 100011 北京市东城区安定*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 通道 数据 采集 电路板 具有 同步 系统 | ||
1.一种多通道数据采集电路板,其特征在于,包括:具有时钟抖动清除功能的时钟芯片、晶体振荡器、FPGA芯片、通信模块和协议芯片;
所述时钟芯片的频率输入端与所述晶体振荡器的输出端电连接;
所述时钟芯片的第一输入端与所述时钟芯片的第一输出端电连接作为所述时钟芯片的反馈补偿;
所述时钟芯片的第二输入端适用于电连接级联输出端;
所述时钟芯片的第二输出端适用于电连接级联输入端;
所述时钟芯片的第三输出端与所述FPGA芯片的输入端电连接;
所述FPGA芯片的输入输出端与所述通信模块的第一输入输出端通信连接;
所述通信模块的第二输入输出端适用于与控制设备通信连接;
所述时钟芯片的第四输出端与所述协议芯片电连接;
所述协议芯片适用于与ADC芯片和DAC芯片电连接;
所述晶体振荡器,被配置为对所述时钟芯片提供基础频率;
所述时钟芯片,被配置为向所述FPGA芯片、所述ADC芯片和所述DAC芯片提供时钟频率;
所述FPGA芯片,被配置为通过所述控制设备对所述时钟芯片和协议芯片进行配置;
所述协议芯片,被配置为通过JESD204B协议与ADC芯片和DAC芯片进行数据传输。
2.根据权利要求1所述的多通道数据采集电路板,其特征在于,所述通信模块为PHY芯片;
所述PHY芯片的第一输入输出端与所述FPGA芯片的输入输出端通信连接;
所述PHY芯片的第二输入输出端电连接有网口;
所述网口适用于与所述控制设备有线通信连接。
3.根据权利要求1所述的多通道数据采集电路板,其特征在于,所述通信模块为WIFI芯片;
所述WIFI芯片的第一输入输出端与所述FPGA芯片的输入输出端通信连接;
所述WIFI芯片的第二输入输出端电连接有天线;
所述天线适用于与所述控制设备无线通信连接。
4.根据权利要求1所述的多通道数据采集电路板,其特征在于,所述通信模块为串口;
所述串口的第一输入输出端与所述FPGA芯片的输入输出端通信连接;
所述串口的第二输入输出端适用于所述控制设备通信连接。
5.根据权利要求1所述的多通道数据采集电路板,其特征在于,还包括第一连接器、第二连接器、第三连接器和第四连接器;
所述第一连接器设置在所述时钟芯片的第一输入端;
所述第二连接器设置在所述时钟芯片的第二输入端;
所述第三连接器设置在所述时钟芯片的第一输出端;
所述第四连接器设置在所述时钟芯片的第二输入端。
6.根据权利要求5所述的多通道数据采集电路板,其特征在于,所述第一连接器与所述第三连接器通过射频电缆连接。
7.根据权利要求1所述的多通道数据采集电路板,其特征在于,还包括锁相环芯片;
所述锁相环芯片的输入端与所述时钟芯片的第五输出端电连接;
所述锁相环芯片的输出端适用于与ADC芯片和DAC芯片电连接;
所述锁相环芯片用于在时钟频率大于3.2GHz时。
8.根据权利要求7所述的多通道数据采集电路板,其特征在于,还包括时钟扇出器;
所述时钟扇出器的输入端与所述锁相环芯片的输出端电连接;
所述时钟扇出器的输出端适用于电连接多片所述ADC芯片和所述多片DAC芯片。
9.根据权利要求7所述的多通道数据采集电路板,其特征在于,所述锁相环芯片的配置端与所述FPGA芯片的输出端电连接。
10.一种数据采集同步系统,其特征在于,包括权利要求1—9任一项所述的多通道数据采集电路板。
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