[发明专利]产生存储器阵列控制信号

说明书

本申请案是针对产生存储器阵列控制信号。定时组件可被配置成产生用于操作存储器阵列的信号。所述定时组件可包含指示输入信号何时不同的第一逻辑、指示所述输入信号中的至少一个何时具有特定状态的第二逻辑，以及指示所述输入信号何时具有相同状态的第三逻辑。所述第二逻辑和第三逻辑的输出可为可受其它输入信号控制的。所述定时组件的输出可使用所述第一逻辑、第二逻辑和第三逻辑通过所述输入信号中的一个置位并且通过其它输入信号复位。

交叉引用

本专利申请案主张赤松(AKAMATSU)2020年5月18日申请的标题为“产生存储器阵列控制信号(GENERATING MEMORY ARRAY CONTROL SIGNALS)”的美国专利申请案第16/877,192号的优先权，所述美国专利申请案转让给本受让人并且明确地以全文引用的方式并入本文中。

技术领域

本技术领域涉及产生存储器阵列控制信号。

背景技术

存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。通过将存储器装置内的存储器单元编程到各种状态来存储信息。举例来说，二进制存储器单元可编程到两个支持状态中的一个，常常由逻辑1或逻辑0来标示。在一些实例中，单个存储器单元可支持多于两个状态，可存储所述状态中的任一个。为了存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，装置的组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可以是易失性或非易失性的。非易失性存储器，例如FeRAM，可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。例如DRAM的易失性存储器装置在与外部电源断开连接时可能会丢失其所存储的状态。FeRAM可能够实现类似于易失性存储器的密度，但可具有非易失性特性，这是因为使用铁电电容器作为存储装置。

发明内容

描述了一种设备。所述设备可包含定时组件，其被配置成产生用于操作存储器阵列的信号，其中所述定时组件可包含第一逻辑组件，其被配置成指示所述定时组件的第一输入信号和所述定时组件的第二输入信号何时具有不同状态。所述定时组件还可包含第二逻辑组件，其与所述第一逻辑组件耦合且被配置成指示所述第一输入信号或所述第二输入信号中的至少一个何时具有第一状态，其中所述第二逻辑组件的输出至少部分地基于第三输入信号；和第三逻辑组件，其与所述第一逻辑组件和所述第二逻辑组件耦合，所述第三逻辑组件被配置成指示所述第一输入信号和所述第二输入信号何时具有相同状态，其中所述第三逻辑组件的输出被配置成至少部分地基于所述第三输入信号指示所述第一逻辑组件经停用而置位到所述第一状态。

描述了一种方法。所述方法可包含在产生用于操作存储器装置内的存储器阵列的信号的定时组件处，接收具有相对于在所述存储器装置处接收到的外部命令的第一延迟的第一输入信号和具有相对于所述外部命令的第二延迟的第二输入信号，所述第二延迟大于所述第一延迟；通过所述定时组件至少部分地基于所述第一输入信号和所述第二输入信号具有不同状态而配置所述信号的第一状态；通过所述定时组件至少部分地基于所述第一输入信号和所述第二输入信号具有相同状态而配置所述信号的第二状态，其中所述信号至少部分地基于所述第一输入信号和所述第二输入信号而从所述第一状态转变到所述第二状态。所述方法还可包含通过所述定时组件接收第三输入信号，所述第三输入信号指示所述定时组件的至少一部分经停用，这至少部分地基于所述信号具有所述第二状态；和通过所述定时组件至少部分地基于所述第三输入信号而当所述第一输入信号和所述第二输入信号具有不同状态时，维持所述信号的所述第二状态。