[发明专利]半导体器件及其制备方法

说明书

本发明公开了一种半导体器件及其制备方法，半导体器件的制备方法包括：提供待填充层；于待填充层的上表面形成图形化的掩膜层，基于掩膜层刻蚀待填充层，以形成待填充图形；于待填充图形内和掩膜层的上表面形成填充层；以掩膜层为刻蚀阻挡层刻蚀填充层，使填充层与掩膜层表面齐平；去除掩膜层。以掩膜层为刻蚀阻挡层刻蚀填充层，使填充层与掩膜层表面齐平，可以避免使用机械方式去除多余的填充层，从而避免产生缺陷。

技术领域

本发明涉及半导体领域，尤其涉及一种半导体器件及其制备方法。

背景技术

集成电路中包括许多连通结构，一般的，采用大马士革工艺形成连通结构，但本申请发明人发现上述技术至少存在如下技术问题：容易在连通结构上形成缺陷，影响器件的稳定性和良率，增加生产成本。

发明内容

本申请实施例通过提供一种半导体器件及其制备方法，解决了现有技术中采用机械方式去除多余填充层造成缺陷的技术问题，实现了减少器件缺陷，增加器件的稳定性的技术效果。

本发明提供一种半导体器件的制备方法，包括：提供待填充层；于所述待填充层的上表面形成图形化的掩膜层，基于所述掩膜层刻蚀所述待填充层，以形成待填充图形；于所述待填充图形内和所述掩膜层的上表面形成填充层；以所述掩膜层为刻蚀阻挡层刻蚀所述填充层，使所述填充层与所述掩膜层表面齐平；去除所述掩膜层。

本申请通过本申请的一实施例提供如下技术方案：于所述待填充层的上表面形成图形化的掩膜层，基于所述掩膜层刻蚀所述待填充层，以形成待填充图形，包括：于所述待填充层的上表面形成图形化的第一掩膜层，基于所述第一掩膜层以第一刻蚀深度刻蚀所述待填充层，以形成第一待填充图形；调整所述图形化的第一掩膜层的图形，以形成图形化的第二掩膜层，基于所述第二掩膜层以第二刻蚀深度刻蚀所述待填充层，以形成第二待填充图形。

本申请通过本申请的一实施例提供如下技术方案：所述第一待填充图形包括通孔，所述第二待填充图形包括沟槽。

本申请通过本申请的一实施例提供如下技术方案：所述待填充层包括介质层，所述填充层包括金属层。

本申请通过本申请的一实施例提供如下技术方案：所述金属层包括钌或钴。

本申请通过本申请的一实施例提供如下技术方案：所述掩膜层包括光刻胶。

本发明还提供一种半导体器件，包括：待填充层，所述待填充层内具有待填充图形；图形化的掩膜层，位于所述待填充层的上表面，所述图形化的掩膜层暴露所述待填充图形；填充层，位于所述待填充图形内，所述填充层与所述掩膜层表面齐平。

本申请通过本申请的一实施例提供如下技术方案：所述待填充图形包括互连的第一待填充图形和第二待填充图形，所述第一待填充图形包括通孔，所述第二待填充图形包括沟槽。

本申请通过本申请的一实施例提供如下技术方案：所述待填充层包括介质层，所述填充层包括金属层，所述金属层包括钌或钴。

本申请通过本申请的一实施例提供如下技术方案：所述掩膜层包括光刻胶。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

1、以掩膜层为刻蚀阻挡层刻蚀填充层，使填充层与掩膜层表面齐平，可以实现不使用机械方式去除多余的填充层，从而避免产生缺陷，而且为钌、钴成为填充层提供了可行性。

2、填充层包括金属层，金属层包括钌或钴，钌和钴平均自由程小，采用钌和钴作为填充层可以减小尺寸效应，降低互连电阻，而且采用钌和钴作为填充层可以实现无阻挡层填充，进一步降低互连电阻，为特征尺寸进一步减小成为可能。

附图说明