[发明专利]一种MOS管的制造方法

说明书

本发明公开了一种MOS管的制造方法，包括步骤S1：在衬底的表面形成外延层；步骤S2：在外延层的表面依次形成沟槽、栅氧化层以及多晶硅层；步骤S3：淀积多晶硅层，去除沟槽之外的多晶硅层，在外延层的依次表面形成第一掺杂区和第二掺杂区，第二掺杂区设置在沟槽的外表面，第一掺杂区与栅氧化层的间隔距离等于第二掺杂区的宽度，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度；步骤S4：在第一掺杂区的表层形成第三掺杂区，第三掺杂区的深度小于所述第一掺杂区的深度，第三掺杂区的深度小于所述第二掺杂区的深度。本发明提供的MOS管的制造方法具有更小的单位面积导通电阻、成本更低等优点。

技术领域

本发明涉及半导体技术领域，尤其涉及一种MOS管的制造方法。

背景技术

MOS管芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，MOS管的最关键指标参数包括击穿电压(特指漏源击穿电压)、导通电阻和阈值电压(口语中也称之为开启电压)，通常情况下，击穿电压越大越好，导通电阻越小越好。为实现其标称的击穿电压，MOS管芯片内部结构中都采用特定电阻率、特定厚度的外延层来承压，通常所需实现的击穿电压越高，外延层的电阻率或(和)厚度也就越大，芯片的单位面积的导通电阻随之也越大，所以说，单位面积的导通电阻与击穿电压是一对互为矛盾的参数；最大程度的减小MOS管芯片的导通电阻，是芯片研发工程师最重要的工作之一，为减小MOS管芯片的导通电阻，最直接的方法是增大芯片的面积，但这种方法也最直接的增加了芯片的成本，所以说，最大程度的改善单位面积的导通电阻，才是芯片研发工程师的职责所在。

现有技术的缺点：请参阅图1，体区和外延层构成PN结(称之为体区结)，多晶硅栅、栅氧化层和外延层构成M-O-S电容，当漏端承受高电位时，所述PN结和所述M-O-S电容都处于反偏状态，在PN结和M-O-S电容的交接位置，电场比较集中，MOS管容易在此位置发生击穿；在此情况下为实现目标击穿电压，需要采用电阻率或(和)厚度比较大的外延层，所以芯片的单位面积导通电阻受此因素影响而做不小，需要较大的芯片面积才能实现目标导通电阻，芯片成本较高。

发明内容

本发明提供了一种MOS管的制造方法，旨在解决芯片单位面积的导通电阻大的问题。

根据本申请实施例，提供了一种MOS管的制造方法，包括如下步骤：

步骤S1：在衬底的表面形成外延层；

步骤S2：在外延层的表面依次形成沟槽、栅氧化层以及多晶硅层；

步骤S3：淀积多晶硅层，去除沟槽之外的多晶硅层，在外延层的依次表面形成第一掺杂区和第二掺杂区，第二掺杂区设置在沟槽的外表面，第一掺杂区与栅氧化层的间隔距离等于第二掺杂区的宽度，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度；

步骤S4：在第一掺杂区的表层形成第三掺杂区，第三掺杂区的深度小于所述第一掺杂区的深度，第三掺杂区的深度小于所述第二掺杂区的深度。

优选地，所述步骤S2包括以下步骤：

步骤S21：在外延层的表面形成掩膜，掩膜包括第一氧化层、第二氧化层和第一氮化硅，第一氧化层形成在外延层的表面，第一氮化硅形成在第一氧化层的表面，第二氧化层形成在第一氮化硅的表面；

步骤S22：在外延层中形成沟槽，去除第二氧化层，在沟槽的表面生长栅氧化层。

优选地，所述衬底的下表层为MOS管的漏，所述多晶硅层为MOS管的栅，所述第三掺杂区为MOS管的源区，所述第一掺杂区和所述第二掺杂区构成MOS管的体区。

优选地，所述沟槽的深度小于所述外延层的厚度。

优选地，所述第一掺杂区的深度、第二掺杂区的深度小于所述沟槽的深度。

优选地，所述第二掺杂区的宽度为0.2-0.5微米。