[发明专利]一种FPGA原型验证系统的布线方法

说明书

本发明公开了一种FPGA原型验证系统的布线方法，将FPGA原型系统的布线图转化为无向连通图；以网的总长度短，边重复使用次数少为目标，基于最小斯坦纳树的近似算法，对网进行布线；根据网的布线情况和约束条件，列出数学规划，预分配时分复用比；精准分配时分复用比，进一步调优。本发明不仅能使得FPGA原型系统成功布线，而且最小化所有组中负作用最大的一组，使得系统延迟大大降低，提升了整个FPGA系统的性能。

技术领域

本发明属于电子设计自动化领域，具体涉及一种FPGA原型验证系统的布线方法。

背景技术

随着超大规模集成电路(VLSI)的制程越发先进，如果在实际制造中发现一些漏洞，修正设计和重新制造的花费是巨大的，所以在VLSI设计流程的每个阶段进行验证是非常有必要的，并且验证所需的花费和时间占据了芯片设计的半壁江山。

目前，有三种执行芯片逻辑验证的方法，分别是软件仿真、基于处理器的硬件模拟加速软件仿真以及FPGA原型验证系统。其中基于FPGA原型的验证方法拥有高执行速度，低成本和丰富的测试经验，因此有很高的应用价值。但是单个FPGA的容量是有限的，所以使用由多个FPGA组成的Multi-FPGA原型系统来验证大型电路设计的逻辑。

验证时把大型电路划分成多个子电路，但在FPGA之间传输的信号使用的I/O数目超过了FPGA自身的I/O数目，所以Babb等人引入了I/O引脚的时分多路复用技术(TDM)，它将FPGA之间的一个通道按时间分成若干片段轮换地给多个信号使用。这个技术极大地增加了FPGA之间的可承受的信号传输数目，得以让布线成功布通。

TDM技术虽然提高了FPGA之间的信号传输数目，但是也存在负作用，其中最主要的是信号延迟的增长。此类延迟占整个FPGA验证系统的延迟比重较大，导致关键路径上的延迟增长，进而导致整个FPGA原型系统的性能下降。

发明内容

发明目的：本发明提供一种FPGA原型验证系统的布线方法，在给定所有信号的情况下，根据工业设计的需求将具有相似属性和相同功耗的信号合并成一组来进行布线和资源分配，不仅能使得FPGA原型系统成功布线，而且最小化所有组中负作用最大的一组，使得系统延迟大大降低。

技术方案：本发明提供一种FPGA原型验证系统的布线方法，具体包括以下步骤：

(1)将FPGA原型验证系统的布线图转化为无向连通图；

(2)以网的总长度短，边重复使用次数少为目标，基于最小斯坦纳树的近似算法，对网进行布线；

(3)根据网的布线情况和约束条件，列出数学规划，预分配时分复用比；

(4)精准分配时分复用比，进一步调优。

进一步地，所述步骤(1)实现过程如下：

将FPGA原型系统的布线图转化为无向连通图G(V,E)，记第i个FPGA为点v_i(i＝1,2,3…)，第j条边为e_j(j＝1,2,3…)；V＝{v₁,v₂,v₃…}是由所有的FPGA构成的点集，E＝{e₁,e₂,e₃…}是FGPA之间所有的连接构成的边集，一对FGPA之间只能有一条边，并且每条边的容量为1；多个点构成网，所有网构成的集合记为N＝{n₁,n₂,n₃,…}；若一些网具有相似的属性或相同的功耗，则构成一个组，所有组构成的集合记为G＝{g₁,g₂,g₃…}。

进一步地，所述步骤(2)包括以下步骤：