[发明专利]带高阻层的MOSFET及其制备方法、功率晶体管模块

说明书

本发明公开了一种带高阻层的MOSFET及其制备方法、功率晶体管模块，其中，该带高阻层的MOSFET包括：半绝缘衬底层、缓冲层、外延层、高阻层；源电极、漏电极、栅电极；其中，半绝缘衬底层、缓冲层、外延层自下至上依次设置；源电极、漏电极均设置在外延层上表面，源电极、漏电极与外延层均形成欧姆接触；外延层非欧姆接触区域的上表面设置栅介质；栅电极设置在栅介质的上表面；外延层中位于栅电极、漏电极之间的非欧姆接触区域设置高阻层；高阻层包括N型氧化镓，载流子浓度包括0～1×10supgt;16/supgt;cmsupgt;‑3/supgt;。

技术领域

本发明涉及半导体技术领域，具体涉及一种带高阻层的MOSFET及其制备方法、功率晶体管模块。

背景技术

MOSFET(金属氧化物半导体型场效应管)是一种开关器件，可通过改变施加在栅极上的电压控制漏极与源极之间电流的大小。MOSFET的关键性能指标包括导通电阻、开态输出电流、关态漏电流和击穿电压。但器件的导通特性与关态特性是相互制约的，关态特性的提升常会以导通特性的下降为代价。故制备同时具有低导通电阻、大输出电流和高击穿电压、低漏电流的具有高功率品质因数的器件较为困难。

氧化镓是一种宽禁带半导体，临界击穿场强远远高于传统半导体。基于氧化镓的MOSFET未来有望应用于高压直流供电、电动汽车等领域，实现更高性能的功率处理能力。为了充分发挥氧化镓的材料优势，获得高性能的氧化镓功率MOSFET，寻找更好的导通特性与关断特性折中方案成为了必然需求。

在MOSFET的设计中，增大MOSFET的漏极与栅极间距、降低其沟道掺杂浓度可减小漏电流，提升击穿电压，但会导致导通电阻明显增大，导通损耗上升，甚至导致器件的功率品质因数下降。如果仅从降低导通电阻的角度考虑而减小栅漏间距、提升沟道掺杂浓度也同样可能导致功率品质因数的下降。另外，为防止实际应用中电路失效时电路中意外出现电流通路，常关型MOSFET更可能得到实际应用。但由于氧化镓缺少p型掺杂方法，常关型氧化镓MOSFET不易实现。目前常关型氧化镓MOSFET的实现常以降低输出电流、增大导通电阻为代价。

发明内容

有鉴于此，本发明提供一种带高阻层的MOSFET及其制备方法、功率晶体管模块，以期至少部分地解决上述技术问题中的至少之一。

为了实现上述目的，作为本发明的一个方面，本发明提供了一种带高阻层的MOSFET，包括：半绝缘衬底层、缓冲层、外延层、高阻层；源电极、漏电极、栅电极；其中，半绝缘衬底层、缓冲层、外延层自下至上依次设置；源电极、漏电极均设置在外延层上表面，源电极、漏电极与外延层均形成欧姆接触；外延层非欧姆接触区域的上表面设置栅介质；栅电极设置在栅介质的上表面；外延层中位于栅电极、漏电极之间的非欧姆接触区域设置高阻层；高阻层包括N型氧化镓，载流子浓度包括0～1×10¹⁶cm^-3。

根据本发明实施例，半绝缘衬底层的掺杂杂质包括铁、镁中的任意一种。

根据本发明实施例，外延层的载流子浓度包括1×10¹⁶cm^-3～1×10¹⁹cm^-3；缓冲层的载流子浓度包括1×10¹⁴cm^-3～1×10¹⁶cm^-3。

根据本发明实施例，源电极包括Ti、Al、Au中的一种或多种；漏电极包括Ti、Al、Au中的一种或多种。

根据本发明实施例，栅电极包括Ni、Pt、Au、Ti中的一种或多种。