[发明专利]数据传输电路和存储器

说明书

本申请实施例涉及一种数据传输电路和存储器，所述数据传输电路，包括数据写入模块，所述数据写入模块包括：逻辑运算单元，用于经数据写入节点从数据总线获取待写入数据信号，并响应于外部输入的写使能信号，根据所述待写入数据信号分别输出上拉使能信号和下拉使能信号，所述上拉使能信号和所述下拉使能信号分时使能有效；上拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述上拉使能信号输出全局数据信号；下拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述下拉使能信号输出全局数据信号；其中，所述全局数据信号的电平状态与所述待写入数据信号的电平状态相同，所述全局数据信号用于写入存储单元。

技术领域

本申请实施例涉及存储器技术领域，特别是涉及一种数据传输电路和存储器。

背景技术

半导体存储器是一种利用半导体电路进行存取的存储器，其中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)以其快速的存储速度和高集成度被广泛应用于各个领域。在一些小型化的电子设备中，需要相应设置小尺寸、高集成度的半导体存储器，但是，在用于支持数据读写过程的数据传输电路中走线数量较多，数据传输电路的面积较大，从而大大影响了半导体存储器在小型化电子设备中的应用前景。

发明内容

本申请实施例提供了一种数据传输电路和存储器，可以优化数据传输电路中的走线数量，从而缩小数据传输电路的整体面积。

一种数据传输电路，包括数据写入模块，所述数据写入模块包括：

逻辑运算单元，用于经数据写入节点从数据总线获取待写入数据信号，并响应于外部输入的写使能信号，根据所述待写入数据信号分别输出上拉使能信号和下拉使能信号，所述上拉使能信号和所述下拉使能信号分时使能有效；

上拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述上拉使能信号输出全局数据信号；

下拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述下拉使能信号输出全局数据信号；

其中，所述全局数据信号的电平状态与所述待写入数据信号的电平状态相同，所述全局数据信号用于写入存储单元。

在其中一个实施例中，所述逻辑运算单元用于响应于所述写使能信号和预充电使能信号，并生成所述上拉使能信号和所述下拉使能信号，所述逻辑运算单元包括：

第一非门，所述第一非门的输入端用于接收所述预充电使能信号；

与门，所述与门的一个输入端用于接收所述写使能信号，所述与门的另一个输入端用于接收所述待写入数据信号；

第一或非门，所述第一或非门的第一输入端与所述与门的输出端连接，所述第一或非门的第二输入端与所述第一非门的输出端连接，所述第一或非门的输出端与所述上拉单元连接。

在其中一个实施例中，所述逻辑运算单元还包括：

第一与非门，所述第一与非门的第一输入端用于接收预充电使能信号，所述第一与非门的第二输入端用于接收所述写使能信号；

第二或非门，所述第二或非门的第一输入端用于接收所述待写入数据信号，所述第二或非门的第二输入端与所述第一与非门的输出端连接，所述第二或非门的输出端与所述下拉单元连接。

在其中一个实施例中，所述第一或非门的输出端还与所述下拉单元连接。

在其中一个实施例中，还包括数据读取模块，所述数据读取模块包括：

输入单元，用于响应于外部输入的读使能信号，接收全局数据信号；

参考单元，用于响应于所述读使能信号，接收参考数据信号；