[发明专利]一种基于过采样算法的锁定检测电路

权利要求书

1.一种基于过采样算法的锁定检测电路，其特征在于，包括分频电路A、分频电路B、采样电路、比较电路和控制电路；

所述分频电路A接收参考时钟信号，对所述参考时钟信号进行分频，并输出分频后的参考时钟信号；

所述分频电路B接收反馈时钟信号，对所述反馈时钟信号进行分频，并输出分频后的反馈时钟信号；

所述采样电路接收高频采样时钟信号、复位信号、所述分频后的参考时钟信号和所述分频后的反馈时钟信号，且所述采样电路通过控制所述高频采样时钟信号的频率对所述分频后的参考时钟信号和所述分频后的反馈时钟信号进行采样，并输出采样结果，所述采样结果包括n+1个参考时钟信号和n+1个反馈时钟信号，所述n+1个参考时钟信号分别为A[0]、A[1]、……A[n]，所述n+1个反馈时钟信号分别为B[0]、B[1]、……B[n]；

所述比较电路接收采样结果，对采样结果进行判断，并输出信号SI，定义A[0]与B[0]，A[1]与B[1]，……，A[n]与B[n]这n对信号，每一对信号都相同时，所述比较电路输出的所述信号SI为高电平信号；

所述控制电路接收所述比较电路的输出信号SI和监控所述采样电路的输出信号，并输出锁定信号，定义所述控制电路接收的所述信号SI为高电平信号，则所述控制电路输出锁定信号，且定义所述采样电路采集到A[n]信号和B[n]信号，则所述控制电路内部输出参考复位连接至所述复位信号使整个锁定检测电路复位；

所述采样电路包括两个D触发器链，分别为A端D触发器链和B端D触发器链，所述A端D触发器链包括级联的n+1个触发器，分别为A端第零级触发器DFFA0、A端第一级触发器DFFA1、……、A端第n级触发器DFFAn，所述B端D触发器链包括级联的n+1个触发器，分别为B端第零级触发器DFFB0、A端第一级触发器DFFAB、……、A端第n级触发器DFFBn；

所述分频电路A的输出端y与A端第零级触发器DFFA0的数据输入端D相连，连接信号为CLKA，A端第零级触发器DFFA0的数据输出端Q与A端第一级触发器DFFA1的数据输入端D相连，连接信号为A[0]，A端第一级触发器DFFA1的数据输出端Q与A端第二级触发器DFFA2的数据输入端D相连，连接信号为A[1]，A端第二级触发器DFFA2的数据输出端Q与A端第三级触发器DFFA3的数据输入端D相连，连接信号为A[2]，A端第三级触发器DFFA3的数据输出端Q与A端第四级触发器DFFA4的数据输入端D相连，连接信号为A[3]，……，A端第n-4级触发器DFFAn-4的数据输出端Q与A端第n-3级触发器DFFAn-3的数据输入端D相连，连接信号为A[n-4]，A端第n-3级触发器DFFAn-3的数据输出端Q与A端第n-2级触发器DFFAn-2的数据输入端D相连，连接信号为A[n-3]，A端第n-2级触发器DFFAn-2的数据输出端Q与A端第n-1级触发器DFFAn-1的数据输入端D相连，连接信号为A[n-2]，A端第n-1级触发器DFFAn-1的数据输出端Q与A端第n级触发器DFFAn的数据输入端D相连，连接信号为A[n-1]，A端级联触发器输出信号A[n]从A端第n级触发器DFFAn的数据输出端Q拉出；

所述分频电路B的输出端y与B端第零级触发器DFFB0的数据输入端D相连，连接信号为CLKB，B端第零级触发器DFFB0的数据输出端Q与B端第一级触发器DFFB1的数据输入端D相连，连接信号为B[0]，B端第一级触发器DFFB1的数据输出端Q与B端第二级触发器DFFB2的数据输入端D相连，连接信号为B[1]， B端第二级触发器DFFB2的数据输出端Q与B端第三级触发器DFFB3的数据输入端D相连，连接信号为B[2]，B端第三级触发器DFFB3的数据输出端Q与B端第四级触发器DFFB4的数据输入端D相连，连接信号为B[3]，……，B端第n-4级触发器DFFBn-4的数据输出端Q与B端第n-3级触发器DFFBn-3的数据输入端D相连，连接信号为B[n-4]，B端第n-3级触发器DFFBn-3的数据输出端Q与B端第n-2级触发器DFFBn-2的数据输入端D相连，连接信号为B[n-3]，B端第n-2级触发器DFFBn-2的数据输出端Q与B端第n-1级触发器DFFBn-1的数据输入端D相连，连接信号为B[n-2]，B端第n-1级触发器DFFBn-1的数据输出端Q与B端第n级触发器DFFBn的数据输入端D相连，连接信号为B[n-1]，B端级联触发器输出信号B[n]从B端第n级触发器DFFBn的数据输出端Q拉出；

所述高频采样时钟信号分别与A端触发器DFFA0，A端触发器DFFA1，……，A端触发器DFFAn的时钟输入端CK和B端触发器DFFB0，B端触发器DFFB1，……，B端触发器DFFBn的时钟输入端CK相连；所述采样电路输出信号A[n:0]和B[n:0]，并与所述比较电路的输入端相连。