[发明专利]一种集成电路设计中器件密度分布的计算方法

说明书

本发明公布了一种集成电路设计中器件密度分布的计算方法，创建用于计算器件密度分布的高效算子，分别用于估计集成电路版图上各有限元网格所在位置的密度分布和各器件或网表所在位置的密度分布，通过前缀求和，延迟并同步计算所有矩形实例遍历矩形实例覆盖范围的部分，使得每个矩形实例的计算时间减少并保持接近，通过任务均衡的并行化策略实现计算加速。本发明方法提高了集成电路设计中器件密度分布的效率，避免了使用并行策略中不同器件、网表由于大小或覆盖范围不一导致的任务量分配不均衡，提高了使用并行化策略计算器件密度分布的可拓展性。

技术领域

本发明属于电子电气设计自动化领域，涉及一种芯片集成电路物理设计中计算器件密度分布的方法，具体涉及一种在芯片设计的布局和布线阶段中通用的计算器件密度分布的算法。

背景技术

随着芯片集成度的提高和性能的多元化，芯片设计中对布局布线的要求越来越复杂，当代设计开发者往往需要把上百亿个晶体管集成化到芯片上，因此当代芯片设计往往借助于EDA(Electronic Design Automation,电子电气设计自动化)软件完成，其中在后端物理设计中主要包括布局(placement)，布线(routing)和验证(verification)等环节。其中在布局布线阶段，器件的密度分布对最终流片成功率，芯片面积，芯片性能，芯片功耗等有着重要影响。

在物理设计的布局和布线阶段，需要考虑如何将器件和走线合理地分配到集成电路版图上，使得密度分布控制在合理的范围内，以保证布线成功和时序收敛。一方面，密度过低会导致空间资源的浪费，增大了芯片设计所需的面积；另一方面，密度过高会导致器件周围空间空间或者资源不足使得布线失败，或者导致布线延迟增大，从而影响时序收敛。该过程往往需要在布局布线阶段估计版图上各点的密度分布和拥塞程度，以指导和调整器件和走线在版图上各个位置分配。

现有传统的集成电路器件的密度分布计算算法存在以下不足之处：

(1)传统的密度分布计算算法的计算效率不高。当今对版图上各点密度分布估计往往采用有限元分析方法，对版图进行有限网格划分并进行分析计算。传统密度分布的计算算法的运行时间与网格划分精细程度，器件大小和网表分布范围有关。随着分析精度，器件大小和网表分布范围的增大，传统算法所需的时间也相应增大，并非随着器件数量和网表数量线性增长。

(2)传统的密度分布计算算法可拓展性不强。当使用并行算法对有限元划分法进行加速时，在单个有限元的密度积累上会存在数据竞争，因此需要使用时间代价较高的原子操作进行线程或进程之间的同步，这严重影响了算法的并行效率。此外，传统密度分布计算算法的数据竞争出现的次数与器件，网表相互之间的重叠程度有关，在器件和网表密度较大的时候更容易出现数据竞争。

(3)在传统密度分布计算算法中，由于单个器件或网表的计算时间与其大小和覆盖范围有关，因此在根据器件或网表划分并行范围并使用并行化策略进行加速时，容易由于各器件或网表大小不同从而导致不同线程或进程计算任务分配不均，使得并行效率降低。

综上所述，现有传统的计算密度分布算法的计算效率较低，难以利用并行化策略达到比较理想的并行化效率，从而导致在本领域现有的主流布局布线算法中，密度分布计算成为一个性能瓶颈。

发明内容

为了克服上述现有算法的不足，本发明提供了一种芯片物理设计中计算器件密度分布的方法，是一种高效的物理设计领域中的密度分布计算方法，可以在保证时间复杂度与器件或网表数量成线性关系的前提下，通过对二维有限元引入前缀求和的概念，把对集成电路版图区域内所有有限元同时进行的操作转化成对区域内有限个有限元的操作，改进了现有的密度分布算法的执行效率。本发明方法避免了使用并行策略中不同器件，网表由于大小，覆盖范围不一导致的任务量分配不均衡问题，同时提高了使用并行化策略进行密度分布计算的可拓展性。