[发明专利]一种差分信号极性连接的自动检测方法及系统

说明书

本发明公开了一种差分信号极性连接的自动检测方法及系统，包括自动编译原理图工程并获取工程数据；去除不需要检测的器件以及原理图纸，通过对所有需要检测的原理图纸和器件位号进行筛选，解析并判断器件差分管脚与所连接的网络名的差分极性，从而判断原理图差分信号连接是否有误，全部检测完毕后，生成告警报告。本发明通过生成原理图工程的方式，对原理图工程数据自动进行差分信号极性连接正确性的检查，并生成报告以便硬件工程师确认，从而大大降低了检查工作量，不但规避了人工漏检或检错的缺陷，还可缩短产品研发时间，提高研发效率。

技术领域

本发明涉及集成芯片领域，尤其涉及一种差分信号极性连接的自动检测方法及系统。

背景技术

随着电子系统及集成芯片向高速度和高密度的趋势发展，大部分芯片内部、芯片与芯片之间、设备与设备之间的通信方式已经由传统并行总线转变为串行总线。当前，除了高速串行总线（如SGMII、QSGMII、XAUI、SRIO、PCIE、SATA等）以外，一些低速的串行信号（如RS422、RS485、CAN）为了提高数据传输的可靠性以及传输距离，都采用差分信号的形式进行数据传输。

在高速、高密度的数字化产品（如交换机、路由器以及一些嵌入式数据处理设备）中，由于存在大量的高速数据交互，因此原理中可能具有数百及上千对差分信号，一旦原理图设计中出现差分信号极性连接错误的情况，则可能导致改板，不但使得研发成本增加、产品研发周期增长，甚至有可能错过产品市场窗口期。因此，如何保证芯片与芯片之间、设备与设备之间串行总线差分信号的连接正确性至关重要。由于现有主流原理图设计软件（如Altium Designer、Cadence、Pads等）均不能直接检测差分信号的极性连接关系，因此硬件工程师为了保证差分信号连接正确性，在原理图设计完成后必须手动对每一组差分信号进行极性检查，然后再由同组内其他项目成员也按手动检查的方式进行确认。

随着数据交换容量不断增大，各个产品原理图中差分信号也越来越多，如果仍然采用现有手动检查的方法，不但需要更大的工作量及更多的人力资源，且存在效率低、人工漏检或检错等缺点。

发明内容

本发明的目的在于克服现有技术的不足，解决在高速、高密度的涉及到芯片与芯片之间、设备与设备之间大量使用差分信号进行数据传输的数字化产品中，采用原理图脚本的方式自动实现差分信号极性连接正确性的检查，提供一种差分信号极性连接的自动检测方法及系统。

本发明的目的是通过以下技术方案来实现的：

一种差分信号极性连接的自动检测方法，包括以下步骤：

步骤1：通过脚本程序自动编译整个原理图工程设计文件；

步骤2：获取原理图工程基础数据，并采用链表存储结构缓存各数据；

步骤3：采用集合求余集的方法计算出待检测原理图纸名称集合S和待检测器件位号集合Z；

步骤4：开始遍历集合S中的原理图图纸；

步骤5：遍历当前原理图纸中的器件位号；

步骤6：获取与当前器件每个管脚相连接的网络名；

步骤7：根据原理图网络标号命名规范要求，判断获取的网络名是否为差分信号，若是，则进入步骤8，若不是，则进入步骤1；

步骤8：根据原理图器件位号命名规则，判断当前器件是否为电阻、电容或电感，若不是，则获取当前器件管脚的名称，然后进入步骤9；若是，则获取与电阻或电容另外一端管脚相连接的网络名；

步骤9：按照原理图集成电路器件管脚命名规范要求，将器件管脚名称与获取的网络名进行对比，判断管脚名称的差分极性与网络名的差分极性是否一致，若不一致，则采用链表存储结构，将当前器件位号以及与管脚连接的网络名加入到告警链表结构中，若一致，则进入步骤l0；