[发明专利]一种基准电路的启动电路和基准电路

权利要求书

1.一种基准电路，其特征在于，包括电流产生电路、运算放大电路、基准电路的启动电路，所述基准电路的启动电路包括一个PMOS管，所述PMOS管的栅极用于与运算放大电路的VBG端、电流产生电路第一端相连，所述PMOS管的源极用于与所述运算放大电路第一端相连，所述PMOS管的漏极用于与所述运算放大电路第二端相连；当基准电路进入零电流状态，所述PMOS管通过控制所述运算放大电路第一端的电流分配从而控制所述运算放大电路第二端的电压，进而使基准电路脱离零电流状态；当所述基准电路正常工作后，所述PMOS管的栅源电压大于PMOS管的开启电压并不再影响所述基准电路，

所述运算放大电路包括M1管、M2管、M3管、M4管、M5管、M6管、M7管、M8管、电流源，其中所述M1管、M2管、M6管、M7管、M8管是PMOS工艺，M3管、M4管、M5管是NMOS工艺；所述M6管源极分别与M7管源极、M8管源极、内部工作电压端VDD相连，M6管栅极分别与M7管栅极、M8管栅极、M6管漏极相连；所述M7管漏极分别与M1管源极、M2管源极、所述启动电路的源极相连；所述M8管漏极作为运算放大电路的VBG端分别与M5管漏极、所述启动电路的栅极相连；所述M1管栅极与所述电流产生电路中的电阻R2第二端相连，M1管漏极分别与M3管漏极、M3管栅极、M4管栅极、所述启动电路的漏极相连；所述M2管栅极与所述电流产生电路中的电阻R1第二端相连，M2管漏极分别与M4管漏极、M5管栅极相连；所述M3管源极、M4管源极、M5管源极分别与gnd端相连；所述电流源第一端与M6管漏极相连，第二端与gnd端相连；

在零电流状态下，PMOS管、M1管和M2管处于导通状态，所述运算放大电路第一端的电流大部分流入了所述M1管、所述PMOS管和所述M3管，小部分流入了所述M2管，使所述运算放大电路第二端M3管栅极、M4管栅极电压上升并使M4管导通，与M4管相连的M5管关断；所述运算放大电路的VBG端的电流不流向所述M5管而是流向所述电流产生电路中的三极管Q1和三极管Q2，从而使基准电路脱离零电流状态。

2.如权利要求1所述的基准电路，其特征在于，所述电流产生电路包括电阻R1、电阻R2、电阻R3、三极管Q1、三极管Q2，其中所述R1第一端分别与所述R2第一端、所述启动电路的栅极相连，所述R1第二端分别与所述Q1发射极、所述运算放大电路的正相输入端相连；所述Q1基极分别与Q1集电极、gnd端相连；所述R2第二端分别与所述R3第一端、所述运算放大电路的反相输入端相连；所述R3第二端与所述Q2发射极相连；所述Q2基极分别与Q2集电极、gnd端相连。

3.如权利要求1所述的基准电路，其特征在于，当基准电路正常工作后，VBG端的电压为1.2V，所述电流产生电路中的三极管Q1和三极管Q2导通，M1管、M2管源极被钳位到1.4V，所述PMOS管处于关闭状态，对电路正常工作不再产生影响。