[发明专利]一种基于异质型FPGA全局布局的坐标转换方法

说明书

本发明涉及一种基于异质型FPGA全局布局的坐标转换方法，包括如下步骤：（1）将FPGA全局布局问题转化为同时考虑密度和线长的数学模型；（2）基于建立的数学模型，在布局之前进行坐标转化，将CLB类型的站点坐标转化成连续的，并对异质性模块进行光滑化处理，然后进行全局布局，以提高全局布局解的质量。该方法有利于提高全局布局解的质量。

技术领域

本发明属于超大规模集成电路(VLSI)物理设计自动化技术领域，具体涉及一种基于异质型FPGA全局布局的坐标转换方法。

背景技术

随着现场可编程门阵列(FPGA)的设计规模和复杂度的不断增加，FPGA芯片不仅限于可配置逻辑块(CLB)以及输入输出块(I/O块)，还增加异质性模块如数字信号处理器(DSP)和内存(RAM)。由于异质性模块的存在，FPGA布局问题的困难程度也显著增加。异质性FPGA将芯片划分成若干个列，每列站点只能放置指定类型的模块。

FPGA布局问题的优化目标通常为线长，用半周长线长(HWPL)来计算。目前最先的布局器都采用数学模型来求解全局布局问题，这要求线长公式是光滑可微的，然而HWPL处处不可微。因此出现了如二次线长模型、加权平均线长模型等线长模型来近似HWPL模型。为了使模块均匀扩散，同时考虑异质性模块的密度。然而如果一列CLB站点的两边是其它类型的站点，那么在这个位置的CLBs很难跳出这个站点，扩散到更优的位置；异质性模块由于可放置的位置少于CLBs，也有遇到相同的问题。

发明内容

本发明的目的在于提供一种基于异质型FPGA全局布局的坐标转换方法，该方法有利于提高全局布局解的质量。

为实现上述目的，本发明采用的技术方案是：一种基于异质型FPGA全局布局的坐标转换方法，包括如下步骤：

(1)将FPGA全局布局问题转化为同时考虑密度和线长的数学模型；

(2)基于建立的数学模型，在布局之前进行坐标转化，将CLB类型的站点坐标转化成连续的，并对异质性模块进行光滑化处理，然后进行全局布局，以提高全局布局解的质量。

进一步地，所述步骤(1)的实现方法为：

将FPGA全局布局问题转化为同时考虑密度和线长的无约束优化模型，将芯片划分为多个网格，其表达式如下：

其中为光滑的线长模型；λ^C、λ^R和λ^D表示CLBs、RAMs和DSPs的异质性惩罚因子；和分别是CLBs、RAMs和DSPs在网格b的总面积；和分别为CLBs、RAMs和DSPs在网格b的最大可允许放置面积。

进一步地，所述步骤(2)的实现方法为：

首先从左往右从0开始依次递增记录每列CLB的站点；同时，异质性模块类型的列站点数量也同时记录；若当前列的站点类型为CLB类型，则在当前CLB站点类型坐标加1，而异质性模块类型的站点数量保持不变；若当前站点类型为异质性模块类型的站点，则CLB站点坐标保持不变，异质性模块站点数量加1；记录异质性模块站点数量，以在执行完CLB布局时可以恢复原始CLB站点的坐标；

针对异质性模块，采用光滑的密度函数，来保证异质性模块在全局布局中能平滑地移动到近似最优解的位置，具体公式如下：

M_b＝w_bh_b-G(x,y)P_b (2)

其中w_b、h_b分别表示网格b的宽和高，G(x,y)为有关模块x,y坐标的高斯函数，P_b为预放置模块的面积；当网格b在其对应的站点时，公式(2)的第二项近似于0，当逐渐远离对应站点时，第二项的值逐渐增大；