[发明专利]金属栅的制造方法

说明书

本发明公开了一种金属栅的制造方法，包括：步骤一、在半导体衬底上形成多个多晶硅伪栅。步骤二、形成低介电常数侧墙，包括：步骤21、形成第一保护层；步骤22、形成第二低介电常数层；步骤23、形成第三保护层；步骤24、进行全面刻蚀在多晶硅伪栅侧面形成由第一保护层、第二低介电常数层和第三保护层叠加形成的低介电常数侧墙。步骤三、形成第零层层间膜。步骤四、进行栅极替换，包括：步骤41、去除多晶硅伪栅并形成栅极沟槽；步骤42、在栅极沟槽中形成金属栅。本发明既能实现低介电常数侧墙，又能防止低介电常数侧墙在工艺过程中被消耗，从而能防止栅极扩大并防止源漏接触孔和栅极之间产生短路。

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种金属栅(MG)的制作方法。

背景技术

在半导体集成电路制造中，在28nm以前技术节点中，由于源漏接触孔即源区或漏区的接触孔(Contact，CT)与栅极(Gate)之间的距离较大，源漏接触孔和栅极之间的寄生电容常常被忽略，随着集成电路规模的不断扩大，单位元器件的尺寸越做越小。当进入到14nm以下的技术节点时，源漏接触孔和栅极之间距离不断减小,并且源漏接触孔的条状结构造成了寄生电容面积增加，在这两个因素的共同影响下，源漏接触孔和栅极之间的寄生电容逐渐增加，不容忽视。

为了减小寄生电容，14nm以下技术节点常采用原子气相沉积法(ALD)生长的低介电常数(k)的SiOCN作为栅极的侧墙来降低寄生电容的极板间介质层的k值，但是因为SiOCN容易被氧化，并且不耐刻蚀，在制造MG工艺阶段会引起栅极扩大(Gate Enlarge)，造成源漏接触孔到栅极之间的短路(CT to PO short)，从而造成器件的失效，现结合附图说明如下：

如图1A至图1G所示，是现有金属栅的制造方法各步骤中的器件结构图；现有金属栅的制造方法包括如下步骤：

步骤一、如图1A所示，提供半导体衬底101，在所述半导体衬底101上形成多个多晶硅伪栅102，所述多晶硅伪栅102之间具有间隔区；在所述多晶硅伪栅102和所述半导体衬底101之间形成有第一栅介质层。

所述多晶硅伪栅102的顶部还形成有硬质掩膜层103。所述硬质掩膜层103由第一硬质掩膜层103a和第二硬质掩膜层103b叠加而成，第一硬质掩膜层103a的材料包括氧化硅，第二硬质掩膜层103b的材料包括氮化硅。在对所述多晶硅伪栅102的图形化过程中，会先刻蚀所述硬质掩膜层103，之后再以所述硬质掩膜层103为掩膜对多晶硅进行刻蚀形成所述多晶硅伪栅102。

步骤二、在所述多晶硅伪栅102侧面形成低介电常数侧墙104，包括如下分步骤：

步骤21、如图1B所示，采用ALD工艺生长SiOCN薄膜作为低介电常数层104a。

步骤22、如图1C所示，对所述低介电常数层104a进行全面刻蚀并在所述多晶硅伪栅102的侧面形成所述低介电常数侧墙104。由于SiOCN薄膜不耐刻蚀，故在图1C对应的刻蚀工艺中，SiOCN薄膜容易产生损耗。

如图1C所示，还包括在所述多晶硅伪栅102两侧的所述半导体衬底101中形成半导体器件的源区105a和漏区105b的步骤。

步骤三、如图1D所示，形成接触刻蚀停止层106，所述接触刻蚀停止层106覆盖在所述低介电常数侧墙104的侧面、所述多晶硅伪栅102的顶部表面和所述多晶硅伪栅102外的所述半导体衬底101表面。接触刻蚀停止层106通常采用SiN材料组成。

进行第零层层间膜107的沉积工艺，沉积后的所述第零层层间膜107将所述间隔区填充且延伸到所述间隔区外部的所述多晶硅伪栅102的顶部。所述第零层层间膜107通常采用氧化硅组成。

上述步骤中，通常还包括酸洗和热氧化等常规工艺，这会使得SiOCN薄膜会进一步产生损耗，使得所述低介电常数侧墙104的厚度进一步减薄。