[发明专利]嵌入式SiP外延层的制造方法在审
申请号: | 202110600320.0 | 申请日: | 2021-05-31 |
公开(公告)号: | CN113394161A | 公开(公告)日: | 2021-09-14 |
发明(设计)人: | 涂火金;郑凯仁;张瑜;胡展源 | 申请(专利权)人: | 上海华力集成电路制造有限公司 |
主分类号: | H01L21/762 | 分类号: | H01L21/762 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 郭四华 |
地址: | 201203 上海市浦*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 嵌入式 sip 外延 制造 方法 | ||
本发明公开了一种嵌入式SiP外延层的制造方法,包括:步骤一、提供形成有半导体器件的栅极结构的硅衬底并在栅极结构两侧自对准形成凹槽。步骤二、在凹槽中填充嵌入式SiP外延层,包括:步骤21、进行第一次选择性外延生长在凹槽的内侧表面形成SiP缓冲层。步骤22、进行第二次选择性外延生长形成SiP主体层,SiP主体层生长完成后会在栅极结构的侧面上形成缺陷种子层。步骤23、对嵌入式SiP外延层进行回刻以将缺陷种子层去除。本发明能消除嵌入式SiP外延层形成工艺中产生的不可检测的缺陷种子层,从而能防止在嵌入式SiP外延层形成后的后续工艺中形成缺陷并从而能提高产品良率。
技术领域
本发明涉及一种半导体集成电路的制造方法,特别涉及一种嵌入式SiP外延层的制造方法。
背景技术
随着技术的发展,器件的关键尺寸(CD)越来越小,器件的工艺节点达14nm以下时,NMOS的源区和漏区需要采用嵌入式SiP外延层来改变沟道区的应力,从而提高载流子的迁移率并从而提高器件的性能。针对14nm NMOS的源区和漏区,先通过干法刻蚀形成U型槽,然后在槽内生长SiP,SiP分为两层,紧贴槽壁的一层为第一层(L1)也即为SiP缓冲层(bufferlayer),然后为第二层(L2),第二层为主体层(bulk layer)。由于工艺问题,SiP生长完成后会在多晶硅栅(poly)的侧壁(Spacer)上形成一些缺陷(defect)种子层,这些defect种子层在SiP当站无法扫到。但是当后续SiGe外延层沉积(Dep)完成后,这些种子层变大,从而形成难以去除的defect,进而最终影响良率。
下面根据附图对现有方法做进一步的详细说明:
如图1A至图1C所示,是现有嵌入式SiP外延层的制造方法各步骤中的器件结构示意图;现有嵌入式SiP外延层的制造方法包括如下步骤:
步骤一、如图1A所示,采用干法刻蚀工艺在硅衬底101中形成凹槽105,所述凹槽105的剖面呈U型结构。硅衬底101为单晶结构且俯视面为圆形,故所述硅衬底101通常为晶圆结构。
通常,在所述硅衬底101上形成有栅极结构,所述凹槽105自对准形成在所述栅极结构两侧的所述凹槽105中。
所述栅极结构包括依次叠加的栅介质层和多晶硅栅102。
在所述多晶硅栅102的顶部覆盖有顶部硬掩膜层103,在所述多晶硅栅102的侧面形成有侧墙104。
通常,所述顶部硬掩膜层103的材料包括氧化硅或氮化硅。
所述侧墙104的材料包括氧化硅或氮化硅。
步骤二、在所述凹槽105中填充嵌入式SiP外延层106。通常,所述嵌入式SiP外延层106的外延生长工艺为选择性外延生长工艺。
所述嵌入式SiP外延层106的填充工艺包括二个分步骤,二个分步骤依次为:
如图1B所示,形成所述SiP缓冲层106a。SiP缓冲层106a为后续SiP主体层106b提供SiP籽晶,也为Si和SiP主体层106b之间的缓冲层。
如图1C所示,进行选择性外延生长在所述SiP缓冲层106a的表面上形成SiP主体层106b。
所述SiP主体层106b的掺杂浓度大于所述SiP缓冲层106a的掺杂浓度。
所述SiP主体层106b生长完成后,会形成缺陷种子层107。
发明内容
本发明所要解决的技术问题是提供一种嵌入式SiP外延层的制造方法,能消除嵌入式SiP外延层形成工艺中产生的不可检测的缺陷种子层,从而能防止在嵌入式SiP外延层形成后的后续工艺中形成缺陷并从而能提高产品良率。
为解决上述技术问题,本发明提供的嵌入式SiP外延层的制造方法包括如下步骤:
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