[发明专利]基于FPGA芯片实现的scan chain电路的测试系统及方法

权利要求书

1.一种基于FPGA芯片实现的scan chain电路的测试系统，其特征在于，所述测试系统集成于FPGA芯片上，包括：数据解析单元、存储单元、时序发生单元、控制单元和结果输出单元；

所述数据解析单元，用于将仿真生成原始scan chain电路的激励信号和原始scanchain电路的预期输出信号进行数据解析；

所述存储单元，对数据解析单元解析的用于scan chain电路的激励信号进行编码，确定待检测点后经过scan chain电路进行激励，并存储激励后的输出信号，还用于对数据解析单元解析后scan chain电路的预期输出信号进行编码并存储；

所述时序发生单元，用于发出测试scan chain电路的时序波形；所述控制单元，用于按照scan chain电路的检测要求，针对激励的输出信号在时序发生单元提供的采样时序下采样，并将采样数据和存储的预期输出信号进行数据比对；

所述结果输出单元，用于输出控制单元比较的结果，当比对结果不一致时，则上报错误，当比对结果正确，则继续下一个周期的检测，直到经过scan chain电路后的激励信号完全检测完毕，输出比对结果。

2.如权利要求1所述的基于FPGA芯片实现的scan chain电路的测试系统，其特征在于：所述结果输出单元包括对比正确结果输出单元和对比错误结果输出单元。

3.如权利要求1所述的基于FPGA芯片实现的scan chain电路的测试系统，其特征在于：还包括测试结果显示单元，用于根据预先定义好的输出显示时序显示比对结果。

4.一种基于FPGA芯片实现的scan chain电路的测试方法，其特征在于，所述方法包括：

S1，将仿真生成原始scan chain电路的激励信号和原始scan chain电路的预期输出信号进行数据解析，并对数据解析单元解析的用于scan chain电路的激励信号进行编码，编码后经过scan chain电路进行激励，并存储激励后的输出信号，并对数据解析单元解析后scan chain电路的预期输出信号进行编码并存储；

S2，按照scan chain电路的检测要求，并根据测试scan chain电路的时序波形对经过编码后的scan chain电路的激励信号进行采样，并将采样数据和存储的预期输出信号进行数据比对；

S3，输出结果，当比对结果不一致时，则上报错误，当比对结果正确，则继续下一个周期的检测，直到激励信号完全检测完毕。

5.如权利要求4所述的方法，其特征在于，S1中，对scan chain电路的激励信号进行编码和对scan chain电路的预期输出信号进行编码时是针对需要检测点的进行编码，并使两者在时间点及检测点相匹配。

6.如权利要求4所述的方法，其特征在于，还包括对输出结果进行显示，在收到比较结果后，如果比较出错，则锁存该时刻点的出错信息，记录现场数据，根据预先定义好的输出显示时序，显示出错信息；若比较结果正确，则不发送出错信息，按照预先定义好的表示比对正确显示时序进行显示。