[发明专利]基于忆阻器交叉阵列的逻辑门电路及与非门、或非门实现方法

权利要求书

1.一种基于忆阻器交叉阵列的逻辑门电路，其特征在于，包括W条字线WL_w，{w＝1,2…W}，B条位线BL_b，{b＝1,2…B}，第一电压控制器(1)，第二电压控制器(2)以及{W*B}个忆阻器M_wb；

其中，各字线WL_w分别与各位线BL_b相交；各位线BL_b的一端分别作为输入端连接所述第一电压控制器(1)的输出端，另一端分别依序连接一个模拟开关以及一个电阻后接地；各字线WL_w的一端分别作为输入端连接所述第二电压控制器(2)的输出端，另一端分别依序连接一个模拟开关以及一个电阻后接地；

所述第一电压控制器(1)的输入端连接第一时钟信号CLK1；所述第二电压控制器(2)的输入端连接第二时钟信号CLK2；

各忆阻器M_wb的正极连接对应下标的字线WL_w，负极连接对应下标的位线BL_b；

在逻辑运算的过程中：

根据存储了输入量P的忆阻器M_P以及存储了输入量Q的忆阻器M_Q，从其它忆阻器M_wb中选择用于辅助运算并存储逻辑运算结果的忆阻器M_A；

根据忆阻器M_P、忆阻器M_Q以及忆阻器M_A，控制对应下标的字线WL_w或位线BL_b的模拟开关闭合连通当前阶段的待运算电路。

2.根据权利要求1所述的基于忆阻器交叉阵列的逻辑门电路，其特征在于，所述忆阻器M_wb以阻值的形式存储输入量P或输入量Q或逻辑运算结果，处于高阻R_OFF状态时表示逻辑0，低阻R_ON状态时表示逻辑1。

3.根据权利要求1所述的基于忆阻器交叉阵列的逻辑门电路，其特征在于，在逻辑运算的过程中，所述第一时钟信号CLK1以及第二时钟信号CLK2控制已连通的待运算电路执行蕴含逻辑或者非蕴含逻辑：所述第一时钟信号CLK1以及第二时钟信号CLK2为高电平时表示逻辑1，待运算电路执行非蕴含逻辑；时钟信号为低电平时代表逻辑0，待运算电路执行蕴含逻辑。

4.根据权利要求3所述的基于忆阻器交叉阵列的逻辑门电路，其特征在于，若忆阻器M_P以及忆阻器M_Q正极连接的字线WL_w相同，则忆阻器M_A为正极连接了该字线WL_w的其它忆阻器M_wb之一；

若忆阻器M_P以及忆阻器M_Q负极连接的位线BL_b相同，则忆阻器M_A为负极连接了该位线BL_b的其它忆阻器M_wb之一。

5.根据权利要求3所述的基于忆阻器交叉阵列的逻辑门电路，其特征在于，若忆阻器M_P以及忆阻器M_Q正极连接的字线WL_w不相同，负极连接的位线BL_b也不相同，则忆阻器M_A为：正极连接的字线WL_w与忆阻器M_P相同且负极连接的位线BL_b与忆阻器M_Q相同的其它忆阻器M_wb，或正极连接的字线WL_w与忆阻器M_Q相同且负极连接的位线BL_b与忆阻器M_P相同的其它忆阻器M_wb。

6.根据权利要求1至4任一项所述的基于忆阻器交叉阵列的逻辑门电路，其特征在于，包括3条字线WL_w，{w＝1,2,3}，3条位线BL_b，{b＝1,2…3}以及9个忆阻器M_wb。