[发明专利]基于细延时移相的环形进位链TDC电路及其测量方法

说明书

本发明公开了一种基于细延时移相的环形进位链TDC电路及其测量方法。该电路包括粗测部分、细测部分和时间戳组合部分；其中粗测部分由粗计数器模块构成；细测部分由第一Vernier延时线通道和第二Vernier延时线通道构成；其中第一Vernier延时线通道包括时间提取、细计时模块；第二Vernier延时线通道包括相位延迟模块、时间提取和细计时模块；其中细计时模块包括第一延时线、第二延时线、鉴相器、细计数器和四个脉冲整形模块；相位延迟模块包括τ个延时单元；时间戳组合部分由时间戳组合模块构成。本发明提高了TDC分辨率及线性度，降低了均方根误差，且减少了资源消耗量。

技术领域

本发明属于时间量的数字化测量技术领域，特别是一种基于细延时移相的环形进位链TDC电路及其测量方法。

背景技术

时间数字转换器(TDC)作为一些高能粒子实验和核医学成像的核心组件，可以实现高精度的时间间隔测量。被广泛应用于正电子发射断层扫描(PET)设备、激光雷达系统和全数字锁相环(PLL)电路。与专用ASIC设计的时间数字转换器相比，FPGA的运行速度快，具有可编程、开发周期短、灵活性强等优势，所以FPGA在时间数字转换电路上有着较为重要的应用。

基于可编程门阵列(FPGA)的TDC是通过在抽头式延时线(TDL)中利用进位链来构造的。这种结构虽然能够获得较高的分辨率，但资源消耗量大且有着较大的非线性误差。随后，有人提出了游标环形振荡器(RO)的TDC，它们将进位链组织成环形，解决了所需延时线较多的问题，该种电路资源消耗量小，线性度高。但由于RO的延迟元素未得到补偿其分辨率和测量精度相对较低，大约在30ps量级。

发明内容

本发明的目的在于提供了一种能够提高测量精确度及分辨率的基于细延时移相的环形进位链TDC电路及其测量方法。

实现本发明目的的技术解决方案为：一种基于细延时移相的环形进位链TDC电路，其特征在于，包括粗测部分、细测部分和时间戳组合部分，其中：

粗测部分包括粗计数器模块，所述粗计数器模块与时间戳组合模块相连用于产生时间戳结果中的粗计数部分；

细测部分包括第一Vernier延时线通道和第二Vernier延时线通道；其中第一Vernier延时线通道包括第一时间提取模块、第一细计时模块；第二Vernier延时线通道包括相位延迟模块、第二时间提取模块和第二细计时模块；

时间戳组合部分包括时间戳组合模块，所述时间戳组合模块用于将两条Vernier延时线通道产生的时间戳结果进行分析，选用细计数值相对小的作为细计数值，并结合粗计数值输出完整的时间戳结果。

进一步地，所述第一Vernier延时线通道中第一时间提取模块、第一细计时模块和时间戳组合模块依次相连；第二Vernier延时线通道中相位延迟模块、第二时间提取模块、第二细计时模块和时间戳组合模块依次相连；

所述相位延迟模块，用于第二Vernier延时线上在起始信号和终止信号之间引入一个相位差；

所述第一时间提取模块、第二时间提取模块，用于寻找和搜索出现于被测信号后且距离被测信号最近的粗计时时钟信号，并将分别经过不同延时的被测信号和粗计时时钟信号传递到细计时模块；

所述第一细计时模块、第二细计时模块，用于测量被测信号和粗计时时钟信号之间的时间间隔，产生时间戳结果中的细计时部分。

进一步地，所述第一细计时模块、第二细计时模块的结构相同，每个细计时模块分别包括第一延时线、第二延时线、鉴相器、细计数器和第一～第四脉冲整形模块；

所述第一延时线的输入端连接第一脉冲整形模块；第一延时线的输出端与鉴相器的数据端口相连，并通过第二脉冲整形模块与细计数器的时钟端口、2选1的Mux相连，2选1的Mux通过或门与第一延时线的输入端相连从而形成第一振荡环形进位链；