[发明专利]时钟信号全局同步及分割验证方法、装置、电子设备、存储介质

权利要求书

1.一种分割验证中时钟信号全局同步方法，其特征在于，包括：

确定网表文件中包含的所有时钟器件，所述网表文件包括用于分割验证的验证芯片对应的网表；

根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；

根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；

针对每个所述目标时钟信号执行：

在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；

在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件，所述控制端连接分割验证的全局控制信号。

2.根据权利要求1所述的分割验证中时钟信号全局同步方法，其特征在于，确定网表文件中包含的所有时钟器件，包括：

根据器件名称和属性，在网表文件中进行遍历，检索出所有时钟器件。

3.根据权利要求1所述的分割验证中时钟信号全局同步方法，其特征在于，所述时钟缓冲器件包括FPGA中的全局时钟缓冲器件BUFGCE_DIV；

所述分割验证中时钟信号全局同步方法还包括：调用所述BUFGCE_DIV。

4.根据权利要求1所述的分割验证中时钟信号全局同步方法，其特征在于，所述控制端连接分割验证的全局控制信号，包括：

修改所述验证芯片的管脚约束文件，以将所述控制端绑定到所述验证芯片的全局复位信号对应的管脚。

5.根据权利要求1所述的分割验证中时钟信号全局同步方法，其特征在于，所述分割验证中时钟信号全局同步方法还包括：建立待处理集合，所述待处理集合用于记录待处理的目标时钟信号；

根据所述分频参数确定目标时钟信号，包括：

根据所述分频参数确定目标时钟信号，并将所述目标时钟信号记录于所述待处理集合中。

6.根据权利要求1所述的分割验证中时钟信号全局同步方法，其特征在于，在断开处插入预设的时钟缓冲器件，包括：将预设的时钟缓冲器件复制到所述断开处，以在断开处插入所述时钟缓冲器件。

7.一种分割验证方法，其特征在于，包括：

确定网表文件中所有时钟器件，所述网表文件包括用于分割验证的电路板中各验证芯片对应的网表；

根据所述时钟器件的输出时钟信号和输入时钟信号，确定每个输出时钟信号与输入时钟信号之间对应的分频参数，所述分频参数用于表征输出时钟信号的频率与输入时钟信号的频率的比值；

根据所述分频参数确定目标时钟信号，其中所述目标时钟信号为分频参数小于1对应的输出时钟信号；

针对每个所述目标时钟信号执行：

在所述网表文件中，断开所述目标时钟信号与后续器件的连接关系；

在断开处插入预设的时钟缓冲器件，其中所述时钟缓冲器件为带输出控制端的缓冲器件，所述时钟缓冲器件的输入端连接所述目标时钟信号，所述时钟缓冲器件的输出端连接所述后续器件；

在处理各所述目标时钟信号后，修改所述验证芯片的管脚约束文件，以将所述控制端绑定到对应所述验证芯片的全局复位信号所对应的管脚；

生成所述验证芯片对应的bit文件；

将所述bit文件装载到所述电路板的验证芯片中以进行分割验证。

8.根据权利要求7所述的分割验证方法，其特征在于，所述电路板的数量至少为两个，所述分割验证方法还包括：

在所述电路板与上位机之间通过千兆以太网进行通信；

和/或，两块或者多块所述电路板之间通过线缆传输数据。