[发明专利]一种具有深沟槽的超结结构、半导体器件及制备方法

说明书

本发明公开了一种具有深沟槽的超结结构、半导体器件及制备方法，该超结结构自下而上依次包括：N‑外延区、P‑阱区以及N+注入区；其中，N‑外延区内设有多个彼此分离的P+柱状区域，P+柱状区域从N‑外延区的上表面向下延伸；且其深度小于N‑外延区的厚度；相邻两个P+柱状区域之间还设有P‑PILLAR区，P‑PILLAR区自N+注入区上表面延伸至N‑外延区下表面，并同时在P‑PILLAR区和P+柱状区域之间的N‑外延区中形成多个N‑柱状区域；P+柱状区域、N‑柱状区域和P‑PILLAR区一起形成超结结构。本发明提供的超结结构具有能够抑制雪崩电流的性能，使得器件能够承受更高的压降，提升了器件的击穿电压和可靠性。

技术领域

本发明属于半导体技术领域，具体涉及一种具有深沟槽的超结结构、半导体器件及制备方法。

背景技术

随着电力电子系统的不断发展，对系统中的功率器件(又称电力电子器件)提出了更高的要求。而高功率器件作为系统中的重要器件，其性能的好坏直接影响到整个系统的性能。在实际应用中，高压功率器件主要用于关断高压，而关断高压的能力高低直接表现为器件反向击穿电压的大小。因此，为了使器件具有很好的耐压性，需要提高器件的抗击穿电压。

一般而言，金属氧化物半导体场效应晶体管(MOSFETs)、绝缘栅双极晶体管(IGBTs)等大功率半导体器件，传统的方法都是通过降低漂移区的掺杂浓度以获得较高的击穿电压。然而，当掺杂浓度降低时，漂移区的导通电阻将会增大。因此，传统的方法不能使得大功率半导体器件同时拥有高击穿电压和低导通电阻。

目前，为了在半导体器件中实现高击穿电压和低导通电阻，通常使用N型柱状区域和P型柱状区域交替布置的超结结构作为半导体器件的漂移区。然而，当向该种结构的器件基板施加高压时，会发生雪崩电流，且雪崩电流会从源极区流向漏极区，当雪崩电流流入P型阱区，并流过MOSFIJT的寄生晶体管的基极电阻，使得基极电阻两端出现大的压降，并导通寄生晶体管，进而放大雪崩电流并损坏器件。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种具有深沟槽的超结结构、半导体器件及制备方法。本发明要解决的技术问题通过以下技术方案实现：

一种具有深沟槽的超结结构，自下而上依次包括：N-外延区、P-阱区以及N+注入区；其中，

所述N-外延区内设有多个彼此分离的P+柱状区域，所述P+柱状区域从所述N-外延区的上表面向下延伸；且其深度小于所述N-外延区的厚度；

相邻两个所述P+柱状区域之间还设有P-PILLAR区，所述P-PILLAR区自所述N+注入区上表面延伸至所述N-外延区下表面，并同时在所述P-PILLAR区和所述P+柱状区域之间的N-外延区中形成多个N-柱状区域；

所述P+柱状区域、所述N-柱状区域和所述P-PILLAR区一起形成所述超结结构。

在本发明的一个实施例中，所述P+柱状区域的深度小于所述N-外延区的厚度。

在本发明的一个实施例中，所述P+柱状区域的掺杂量是所述N-柱状区域的掺杂量的1-1.2倍。

在本发明的一个实施例中，所述P+柱状区域包括若干子柱状区域，且其掺杂浓度自下而上逐渐降低。

在本发明的一个实施例中，所述P+柱状区域包括第一子柱状区域和第二子柱状区域，所述第二子柱状区域对准堆叠在所述第一子柱状区域上。

在本发明的一个实施例中，所述第一子柱状区域的掺杂浓度高于所述P+柱状区域的平均掺杂浓度，所述第二子柱状区域的掺杂浓度低于所述P+柱状区域的平均掺杂浓度。

在本发明的一个实施例中，所述第二子柱状区域的宽度不大于所述第一子柱状区域的宽度。