[发明专利]用于延迟锁相环的启动电路

说明书

本发明涉及微电子技术领域，针对DLL的谐波锁定问题，本发明旨在提出一种适用于模拟DLL的启动电路结构，在DLL中加入本发明提出的启动电路可以防止DLL发生谐波锁定，使DLL能够快速进入正确的锁定状态。为此，本发明采取的技术方案是，用于延迟锁相环的启动电路，包括DLL主体电路和DLL启动电路；DLL主体电路包括鉴频鉴相器PFD、电荷泵CP(Charge Pump)、低通滤波器LPF(Low Pass Filter)以及压控延时链VCDL；VCDL是由多个延时可调的延时单元级联构成的，所有延时单元的延时控制端和低通滤波器的输出端Vctrl相连，VCDL的输入。本发明主要应用于模拟DLL设计制造场合。

技术领域

本发明涉及微电子技术领域，具体涉及一种延迟锁相环电路及其启动电路。

背景技术

同步超大规模集成电路(Very Large Scale Integration,VLSI)的发展对系统内各模块间的时钟校准提出了更高的要求。随着时钟信号频率的增加，如果时钟信号的抖动和偏移保持不变，那么时钟的总相位误差就会增加。增加的相位误差会严重影响同步系统的工作，包括建立保持时间、数据的读取时间以及内部控制信号的精度。为了减小时钟的偏移，可以使用简单的固定延时电路，但是这种电路对于不同的工艺、电压和温度(Process、Voltage、Temperature,PVT)条件所延时的时间是不同的，而且系统时钟频率的变化也会导致延时发生变化。为了消除PVT和时钟频率对延时的影响，常使用延迟锁相环(DelayLocked Loop,DLL)来产生固定延时的时钟。

和一般的锁相环(Phase-Locked Loop,PLL)不同，DLL存在着谐波锁定的问题。当DLL开始工作时，只有鉴频鉴相器(Phase-Frequency Detector,PFD)两个输入信号的相位差在(-π,π)时，DLL才能正常锁定，即正常锁定时DLL的压控延迟线(Voltage ControlledDelay Chain,VCDL)恰好延时一个输入参考时钟周期。当DLL启动时，如果PFD的两个输入信号相位差超出了(-π,π)，那么DLL进入锁定状态后，VCDL的延时就是参考时钟周期的n(n1)倍。这种现象就说明DLL发生了谐波锁定。当DLL发生谐波锁定时，VCDL的延时不再为参考时钟信号的一个周期，这就会导致系统中各模块不能正常工作，从而使系统失灵，所以要采取措施防止DLL发生谐波锁定。现有技术中，一种方法是利用指数数字模拟转换器(Digital-to-Analog Converters,DAC)和低压差线性稳压器(Low Dropout Regulator,LDO)来设计DLL的启动电路，这种电路的优点是防止谐波锁定的范围较大，但是启动电路中用到了DAC、LDO等模块，设计较为复杂。还有一种方法是利用D触发器、与非门和非门设计了一种结构简单的DLL启动电路，但是DLL从启动到正确锁定的时间较长。

发明内容