[发明专利]一种占空比校准电路及方法

说明书

本申请实施例提供了一种占空比校准电路及方法，包括含有可配置延迟路径的自动脉宽检测模块和自适应控制模块，自动脉宽检测模块可以对输入的待校准时钟信号的高电平脉宽和低电平脉宽以及电路工作的环境进行检测，以便自适应控制模块根据检测得到的结果自动选择配置延迟单元中相应的延迟路径，将待校准时钟信号输入至该延迟路径进行时间延迟，之后可配置延迟路径的下降沿调制模块根据高电平脉宽和低电平脉宽对待校准时钟信号进行调制，最终得到占空比校准后的时钟信号。本申请实施例提供的自适应可配置延迟单元能够实现在满足不同频率脉宽信号的占空比校准精度以及电路不同的工作环境的情况下，减小电路的占用面积，优化电路的性能，降低成本。

技术领域

本发明涉及信号处理技术领域，特别涉及一种占空比校准电路及方法。

背景技术

随着集成电路制造工艺的进步，集成电路工作的上限频率也随之增加，这就要求电路系统工作的频率范围变宽。在频率范围较宽的电路系统中，为了保证信号传输的准确性，需要时钟信号在采样时的占空比为50％。但是由于电路系统容易受到工艺、电压和温度(Process、Voltage、Temperature，PVT)等影响，在信号传输的过程中，时钟信号的占空比会发生抖动，导致时钟信号在采样时的占空比严重偏离50％，进而导致信号传输错误。

当前，会采用占空比校准(Duty cycle correction，DCC)电路来抵消时钟信号在传输过程中由于受到PVT等影响产生的偏移，使采样时的时钟信号具有50％的占空比。

目前常用的一种占空比校准电路为数字开环结构的占空比校准电路，主要包括延迟线(delay line)，下降沿调制(Fall Edge Modulator，FEM)模块和相位插值(PhaseInterpolator，PI)模块。延迟线由多个延迟单元(delay unit)串联组成，用于将输入信号的相位延迟单位时间。下降沿调制模块用于对输入信号的下降沿进行调制。相位插值模块对进行下降沿调制后的输入信号进行处理，得到占空比校准后的信号。

但是由于占空比的校准精度与每个延迟单元的延迟时间相关，对高频信号而言，校准的高精度需要延迟单元的延迟时间短；而对于低频信号而言，若延迟单元的延迟时间短，则需要数量较多的延迟单元以实现占空比校准的高精度，占空比校准电路占用的面积较大，导致成本上升。

发明内容

有鉴于此，本申请的目的在于提供一种占空比校准电路，能够自适应调整延迟路径，实现在满足不同频率信号的占空比校准精度的情况下，减小电路的占用面积，降低成本。

为实现上述目的，本申请有如下技术方案：

一种占空比校准电路，包括：可配置延迟路径的第一延迟线、自动脉宽检测模块、自适应控制模块和可配置延迟路径的下降沿调制模块和相位插值模块；

所述可配置延迟路径的第一延迟线串联多个延迟单元，每个延迟单元包括一个或多个延迟路径，每个延迟路径包括一个或多个串联且延迟时间相同或者不同的子延迟单元，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，所述可配置延迟路径的第一延迟线中串联的延迟单元的延迟路径具有可配置的特点，其延迟时间范围根据待校准信号的脉宽信息以及电路的工作环境确定，所述可配置延迟路径的第一延迟线用于对所述待校准时钟信号进行时间延迟；

所述自动脉宽检测模块，用于同时检测所述待校准时钟信号的高脉宽和低脉宽的脉宽信息，并根据所述脉宽信息以及电路的工作环境产生反应可配置延迟路径的第一延迟线中延迟单元的延迟路径长度是否够用的信息；

所述自适应控制模块，用于根据自动脉宽检测模块产生的反应可配置延迟路径的第一延迟线中延迟单元的延迟路径是否够用的信息，自动的根据待校准时钟信号的高脉宽和低脉宽宽度以及电路的工作环境调整可配置延迟路径的第一延迟线中延迟单元的延迟路径到当前条件够用和合适的长度；