[发明专利]神经网络加速器的确定方法、装置、设备以及存储介质有效
申请号: | 202110653882.1 | 申请日: | 2021-06-11 |
公开(公告)号: | CN113313243B | 公开(公告)日: | 2023-06-06 |
发明(设计)人: | 陈辰;王一;龚力;于波;李伟琪;戴卫斌;周宇虹 | 申请(专利权)人: | 海宁奕斯伟集成电路设计有限公司;北京奕斯伟计算技术股份有限公司 |
主分类号: | G06N3/063 | 分类号: | G06N3/063;G06N3/045;G06N3/08 |
代理公司: | 北京市立方律师事务所 11330 | 代理人: | 张筱宁 |
地址: | 314400 浙江省嘉兴市海宁市海*** | 国省代码: | 浙江;33 |
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摘要: | |||
搜索关键词: | 神经网络 加速器 确定 方法 装置 设备 以及 存储 介质 | ||
1.一种神经网络加速器的确定方法,其特征在于,所述方法包括:
获取神经网络模型集合和加速器结构集合,所述神经网络模型集合包括至少一种神经网络模型,所述加速器结构集合包括至少一种加速器结构,所述至少一种加速器结构包括基于最优卷积算法的加速器架构、基于脉动阵列的加速器架构以及基于硬件循环展开的加速器架构中的至少一项;
基于所述神经网络模型集合和所述加速器结构集合,确定至少一个神经网络加速器,任一神经网络加速器由至少一种神经网络模型和一种加速器结构确定,并用于处理一种数据类型的数据;
确定各所述神经网络加速器的设计参数,基于每个所述神经网络加速器的设计参数,确定对应神经网络加速器的输入特征图缓存消耗的最小BRAM资源数、卷积核缓存消耗的最小BRAM资源数以及输出特征图缓存消耗的最小BRAM资源数,将输入特征图缓存消耗的最小BRAM资源数、卷积核缓存消耗的最小BRAM资源数以及输出特征图缓存消耗的最小BRAM资源数中至少一项不在预设数量范围内的神经网络加速器筛除;
基于剩余的各所述神经网络加速器的设计参数,确定剩余的各所述神经网络加速器对应的神经网络模型的数据处理时延、数据运算总次数以及数据访存总次数,所述数据访存总次数为各所述神经网络加速器的各层循环的输入特征的访存次数、输出特征的访存次数以及网络参数的访存次数之和,所述数据处理时延包括输入特征读取时延、输出特征缓存时延以及特征处理时延中的至少一项;
对于每一所述神经网络加速器,基于该神经网络加速器对应的数据运算总次数和数据访存总次数,确定该神经网络加速器的计算密度,基于该神经网络加速器对应的数据运算总次数和数据处理时延,确定该神经网络加速器的性能值,得到剩余的各所述神经网络加速器的性能指标,所述性能指标包括计算密度和性能值;
对于每一所述神经网络加速器,该神经网络加速器的性能指标是通过该神经网络加速器对应的性能评估模型确定的,其中,该神经网络加速器对应的性能评估模型的模型输入和模型输出分别为该神经网络加速器的设计参数和性能指标;
基于各所述性能指标,从剩余的各所述神经网络加速器中确定目标神经网络加速器;
运行所述目标神经网络加速器,得到所述目标神经网络加速器的实际性能指标;
基于所述实际性能指标,更新所述目标神经网络加速器对应的性能评估模型的模型参数。
2.根据权利要求1所述的方法,其特征在于,所述基于所述神经网络模型集合和所述加速器结构集合,确定至少一个神经网络加速器,包括:
确定现场可编程逻辑门阵列FPGA异构平台对应的各运算资源的最大运算资源数、以及所述FPGA异构平台的最高时钟频率;
基于所述神经网络模型集合、所述加速器结构集合、各所述运算资源的最大运算资源数以及所述最高时钟频率,确定至少一个基于FPGA异构平台的神经网络加速器。
3.根据权利要求1所述的方法,其特征在于,基于各所述设计参数,确定各所述神经网络加速器对应的神经网络模型的数据处理时延,包括:
基于各所述设计参数,确定各所述神经网络加速器对应的神经网络模型的输入特征读取时延、输出特征缓存时延以及特征处理时延;
对于每一所述神经网络加速器,基于该神经网络加速器对应的神经网络模型的输入特征读取时延、输出特征缓存时延以及特征处理时延,确定该神经网络加速器对应的神经网络模型的数据处理时延。
4.根据权利要求3所述的方法,其特征在于,基于各所述设计参数,确定各所述神经网络加速器对应的神经网络模型的输入特征读取时延,包括:
基于各所述设计参数,确定各所述神经网络加速器读取输入特征的第一时延、以及将所述输入特征进行缓存的第二时延;
对于每一所述神经网络加速器,基于该神经网络加速器对应的第一时延和第二时延,确定该神经网络加速器对应的神经网络模型的输入特征读取时延。
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