[发明专利]一种抑制闩锁效应的CMOS集成电路芯片及制备工艺

权利要求书

1.一种抑制闩锁效应的CMOS集成电路芯片，其特征在于，包括N型衬底(1)，N型衬底(1)的上表面埋有N埋层(2)和P埋层(3)，N型衬底(1)向上延伸有N型外延层(4)，N型外延层(4)覆盖N埋层(2)和P埋层(3)，P埋层(3)上设有P阱(5)。

2.根据权利要求1所述的抑制闩锁效应的CMOS集成电路芯片，其特征在于，N型衬底为N型100硅衬底。

3.根据权利要求1所述的抑制闩锁效应的CMOS集成电路芯片，其特征在于，N型衬底电阻率为2-4Ω·cm。

4.权利要求1-3任一项所述的抑制闩锁效应的CMOS集成电路芯片的制作工艺，其特征在于，包括以下步骤：

步骤1，在N型衬底(1)上形成N埋层(2)和P埋层(3)；

步骤2，对N型衬底(1)进行外延，形成N型外延层(4)；

步骤3，在P埋层(3)上制作P阱(5)。

5.根据权利要求4所述的抑制闩锁效应的CMOS集成电路芯片的制作工艺，其特征在于，步骤1中，通过光刻、离子注入和扩散工艺，在N型衬底(1)上形成N埋层(2)和P埋层(3)。

6.根据权利要求4所述的抑制闩锁效应的CMOS集成电路芯片的制作工艺，其特征在于，步骤3中，对N型外延层(4)位于P埋层上方的区域进行光刻、离子注入和扩散，在P埋层(3)上制作P阱(5)。

7.根据权利要求4所述的抑制闩锁效应的CMOS集成电路芯片的制作工艺，其特征在于，步骤1之前，对N型衬底(1)进行氧化，在N型衬底(1)表面形成氧化层。